《電子技術(shù)基礎(chǔ)-數(shù)字電子技術(shù)》課件第3章

第3章組合邏輯電路3.1組合邏輯電路及特點(diǎn)3.2組合邏輯電路的分析3.3組合邏輯電路的設(shè)計(jì)3.4常用組合邏輯集成電路3.5組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)小結(jié)技能實(shí)訓(xùn)(3-1)

3.1組合邏輯電路及特點(diǎn)

組合邏輯電路是由若干個(gè)邏輯門(mén)電路組合構(gòu)成,可完成組合邏輯功能的數(shù)字電路。它可以有多個(gè)輸入端和多個(gè)輸出(也可是單一輸出)端,如圖3-1所示。

組合邏輯電路輸出變量與輸入變量的關(guān)系可用一組邏輯函數(shù)式表示：

圖3-1組合邏輯電路框圖

3.2組合邏輯電路的分析

3.2.1組合邏輯電路的分析方法

組合邏輯電路的分析問(wèn)題是需要根據(jù)一已知的邏輯電路分析出所完成邏輯功能的問(wèn)題。一個(gè)組合邏輯電路可以由若干個(gè)門(mén)電路組合而成,如圖3-2所示的同或門(mén)邏輯電路由五個(gè)與非門(mén)組合而成,分析它所完成的邏輯功能,可通過(guò)如下步驟來(lái)完成。圖3-2同或門(mén)邏輯電路

1.根據(jù)邏輯圖寫(xiě)出輸出邏輯函數(shù)表達(dá)式

首先觀察邏輯圖的組成,根據(jù)邏輯圖從輸入到輸出,逐級(jí)寫(xiě)出各邏輯門(mén)的邏輯表達(dá)式,最后得出輸出端的邏輯表達(dá)式。(3-2)

2.化簡(jiǎn)邏輯函數(shù)

將已得到的邏輯表達(dá)式用代數(shù)法或卡諾圖法化簡(jiǎn),得到最簡(jiǎn)與或表達(dá)式。對(duì)于式(3-2),可得(3-3)3.列真值表

根據(jù)化簡(jiǎn)的邏輯表達(dá)式(3-3)列出真值表,如表3-1所示。

4.分析邏輯功能

由真值表分析邏輯功能。該電路是一個(gè)同或門(mén),即當(dāng)A和B相同時(shí),Y為1。

當(dāng)然,以上步驟并非每步均按要求進(jìn)行,重要的是能正確分析出邏輯功能。3.2.2分析舉例

例3-1

分析圖3-3所示電路的邏輯功能。

解

(1)寫(xiě)邏輯表達(dá)式。(2)化簡(jiǎn)。

(3)列真值表。根據(jù)最簡(jiǎn)與或表達(dá)式,列出真值表如表3-2所示。

(4)分析功能。由真值表看出,當(dāng)輸入A、B、C中1的個(gè)數(shù)小于2時(shí),輸出Y為1,否則為0。例3-2

分析圖3-4所示電路的邏輯功能。

解

(1)寫(xiě)邏輯表達(dá)式,化簡(jiǎn)。此電路有3個(gè)輸出端,要分別寫(xiě)出邏輯表達(dá)式：(2)列真值表。真值表如表3-3所示。

(3)分析功能。此電路是一位數(shù)值比較器,功能為

Y1=1：A＜B

Y2=1：A=B

Y3=1：A＞B

3.3組合邏輯電路的設(shè)計(jì)

3.3.1組合邏輯電路的設(shè)計(jì)方法

組合邏輯電路的設(shè)計(jì)可按以下步驟進(jìn)行：

(1)分析設(shè)計(jì)要求,確定邏輯變量,在進(jìn)行組合電路設(shè)計(jì)之前,要仔細(xì)分析設(shè)計(jì)要求,確定輸入、輸出邏輯變量并分別用“0”和“1”加以定義。

(2)列真值表,在分析基礎(chǔ)上列寫(xiě)出真值表。

(3)寫(xiě)出邏輯表達(dá)式,將真值表中輸出為1所對(duì)應(yīng)的各個(gè)最小項(xiàng)進(jìn)行邏輯加得到邏輯表達(dá)式。

(4)化簡(jiǎn)、變換邏輯函數(shù),由真值表寫(xiě)出邏輯函數(shù)表達(dá)式,可根據(jù)需要用卡諾圖法或代數(shù)法進(jìn)行化簡(jiǎn)變換,此步的目的是為了使所形成的邏輯電路符合特定要求。

(5)畫(huà)邏輯圖,根據(jù)化簡(jiǎn)后的邏輯函數(shù)表達(dá)式,畫(huà)出符合要求的邏輯圖。3.3.2設(shè)計(jì)舉例

例3-3

設(shè)計(jì)一個(gè)三人表決電路,最少二人同意結(jié)果才可通過(guò),只有一人同意則結(jié)果被否定。試用與非門(mén)實(shí)現(xiàn)邏輯電路。

解

(1)分析設(shè)計(jì)要求,確定邏輯變量。

設(shè)A、

B、C分別代表三個(gè)人,用Y表示表決結(jié)果。則根據(jù)題意A、B、C分別是電路的三個(gè)輸入端,同意為1,不同意為0。Y是電路的輸出端,通過(guò)為1,否定為0。

(2)列真值表。根據(jù)設(shè)計(jì)要求及所確定的邏輯變量,可列出真值表如表3-4所示。

(3)寫(xiě)邏輯表達(dá)式。由表3-4可知,能使表決通過(guò),即Y為1所對(duì)應(yīng)的輸入變量最小項(xiàng)是、ABC。故其表達(dá)式可寫(xiě)為(3-4)

(4)化簡(jiǎn)、變換邏輯表達(dá)式。上式是最小項(xiàng)與或表達(dá)式,可進(jìn)行邏輯化簡(jiǎn),以得到最簡(jiǎn)式。(3-5)=AB+AC+BC上式為最簡(jiǎn)與或表達(dá)式,若要求用與非門(mén)表示則可進(jìn)一步變換為(3-6)

(5)畫(huà)邏輯電路圖。根據(jù)以上分析可知,式(3-4)～式(3-6)是同一邏輯關(guān)系的不同表示形式。它們對(duì)應(yīng)的邏輯圖如圖

3-5所示。圖3-5例3-3邏輯圖(a)未經(jīng)化簡(jiǎn)型;(b)與或型;(c)與非型例3-4

設(shè)計(jì)一個(gè)二進(jìn)制加法電路,要求有兩個(gè)加數(shù)輸入端,一個(gè)求和輸出端,一個(gè)進(jìn)位輸出端。

解

(1)分析設(shè)計(jì)要求,確定邏輯變量。

這是一個(gè)可完成一位二進(jìn)制加法運(yùn)算的電路,設(shè)兩個(gè)加數(shù)分別為A和B,輸出和為S,進(jìn)位輸出為C。

(2)列真值表。根據(jù)一位二進(jìn)制加法運(yùn)算規(guī)則及所確定的邏輯變量,可列出真值表如表3-5所示。

(3)寫(xiě)邏輯表達(dá)式。

(3-7)(3-8)

(4)畫(huà)邏輯電路圖。根據(jù)式(3-7)、式(3-8),畫(huà)出邏輯電路圖如圖3-6(a)所示。此加法器可完成一位二進(jìn)制加法運(yùn)算,但沒(méi)考慮低位進(jìn)位,故也稱為半加器。圖3-6(b)是其邏輯符號(hào)。

3.4常用組合邏輯集成電路

3.4.1加法器

在數(shù)字系統(tǒng)中,任何復(fù)雜的二進(jìn)制運(yùn)算都是通過(guò)加法運(yùn)算來(lái)變換完成的,加法器是實(shí)現(xiàn)加法運(yùn)算的核心電路。在例3-4中,我們已提到了在不考慮低位進(jìn)位情況下完成一位二進(jìn)制加法運(yùn)算的半加器。而在進(jìn)行多位二進(jìn)制加法運(yùn)算時(shí),必須考慮低位的進(jìn)位。

1.全加器

將兩個(gè)1位二進(jìn)制數(shù)及低位進(jìn)位數(shù)相加的電路稱為全加器。如設(shè)兩個(gè)多位二進(jìn)制數(shù)相加,第i位上的兩個(gè)加數(shù)分別為Ai、Bi,來(lái)自低位的進(jìn)位為Ci－1,本位和數(shù)為Si,向高位的進(jìn)位數(shù)為Ci,則全加器的運(yùn)算規(guī)律如真值表3-6所示。

利用異或門(mén)組成的全加器如圖3-7所示。圖3-7全加器(a)邏輯圖;(b)邏輯符號(hào)

2.多位加法器

多個(gè)1位二進(jìn)制全加器的級(jí)聯(lián)就可以實(shí)現(xiàn)多位加法運(yùn)算。根據(jù)級(jí)聯(lián)方式,可以分成串行進(jìn)位加法器和超前進(jìn)位加法器兩種。

圖3-8為由4個(gè)全加器構(gòu)成的4位串行進(jìn)位加法器。這種加法器的特點(diǎn)是：低位全加器輸出的進(jìn)位信號(hào)依次加到相鄰高位全加器的進(jìn)位輸入端,最低位的進(jìn)位輸入端接地,同時(shí)每一位的加法運(yùn)算必須要等到低一位的進(jìn)位產(chǎn)生以后才能進(jìn)行,因此,串行進(jìn)位加法器的運(yùn)算速度較慢。圖3-8串行進(jìn)位加法器為了克服串行進(jìn)位加法器運(yùn)算速度比較慢的缺點(diǎn),設(shè)計(jì)出了一種速度更快的超前進(jìn)位加法器。

它的設(shè)計(jì)思想是設(shè)法將低位進(jìn)位輸入信號(hào)Ｃi－1經(jīng)判斷直接送到輸出端,以縮短中間傳輸路徑,提高工作速度。如可令

Ci=AiBi+(Ai+Bi)Ci－1

這樣,只要Ai=Bi=1,或Ai和Bi有一個(gè)為1、Ｃi－1=1,則直接令

Ci=1。

常用的超前進(jìn)位加法器芯片有７４ＬＳ２８３,它是4位二進(jìn)制加法器。其邏輯符號(hào)及外引線圖如圖3-9所示。圖3-9超前進(jìn)位加法器74ＬＳ283(a)邏輯符號(hào);(b)外引線圖3.4.2數(shù)值比較器

數(shù)值比較器就是對(duì)兩個(gè)二進(jìn)制數(shù)A和B進(jìn)行比較,以判斷其大小的邏輯電路,比較的結(jié)果有以下3種情況：A>B、A<B、A=B。1位數(shù)值比較器已在例3-2中討論過(guò)。多位數(shù)進(jìn)行比較時(shí),需要從高位到低位逐位進(jìn)行比較,只有在高位相等時(shí),才能進(jìn)行低位比較。常用的集成器件74LS85是一種4位數(shù)值比較器,其功能如表3-7所示,圖3-10是邏輯符號(hào)和外引線排列圖。圖3-104位數(shù)值比較器74LS85(a)邏輯符號(hào);(b)外引線圖3.4.3編碼器

1.二進(jìn)制編碼器

1)二進(jìn)制編碼器原理

1位二進(jìn)制代碼0和1可表示兩種信息,用n位二進(jìn)制代碼對(duì)2n個(gè)信息進(jìn)行編碼的電路稱為二進(jìn)制編碼器。圖3-11(a)所示為由與非門(mén)及非門(mén)組成的三位二進(jìn)制編碼器的邏輯圖,圖(b)是邏輯符號(hào)。三位二進(jìn)制編碼器有3個(gè)輸出端,可對(duì)8個(gè)輸入信號(hào)進(jìn)行編碼,又稱為8-3線編碼器。

分析邏輯圖可得輸出邏輯表達(dá)式為

Y2=I4+I5+I6+I7

Y1=I2+I3+I6+I7

Y0=I1+I3+I5+I7圖3-11二進(jìn)制編碼器(a)邏輯圖;(b)邏輯符號(hào)根據(jù)邏輯關(guān)系可列出此8-3線編碼器真值表如表3-8所示。

2)二進(jìn)制優(yōu)先編碼器

為解決編碼器輸入信號(hào)之間的排斥問(wèn)題,設(shè)計(jì)了優(yōu)先編碼器。優(yōu)先編碼器允許多個(gè)輸入端同時(shí)有編碼請(qǐng)求,但由于在設(shè)計(jì)優(yōu)先編碼器時(shí),已經(jīng)預(yù)先對(duì)所有編碼信號(hào)按優(yōu)先順序進(jìn)行了排隊(duì),排出了優(yōu)先級(jí)別。因此,即使輸入端有多個(gè)編碼請(qǐng)求,編碼器也只對(duì)其中優(yōu)先級(jí)別最高的有效輸入信號(hào)進(jìn)行編碼,而不考慮其他優(yōu)先級(jí)別比較低的輸入信號(hào)。優(yōu)先級(jí)別可以根據(jù)實(shí)際需要確定。

常用的優(yōu)先編碼器集成器件是74LS148,它是一種8-3線優(yōu)先編碼器,其邏輯功能見(jiàn)表3-9所示,圖3-12是邏輯符號(hào)及外引線圖。圖3-12優(yōu)先編碼器74LS148(a)邏輯符號(hào);(b)外引線圖例3-5

試用兩片74LS148優(yōu)先編碼器擴(kuò)展成16-4線優(yōu)先編碼器。

解由于每片74LS148有８?jìng)€(gè)信號(hào)輸入端,兩片正好16個(gè)輸入端,故待編碼的信號(hào)輸入端無(wú)需擴(kuò)展;而每片代碼輸出只有３位,所以需要擴(kuò)展一位代碼輸出端,邏輯圖如圖3-13所示。圖3-13例3-5邏輯圖

2.二-十進(jìn)制編碼器

我們已經(jīng)知道,二-十進(jìn)制編碼是指將1位十進(jìn)制數(shù)用4位二進(jìn)制數(shù)來(lái)表示的方法,亦稱BCD碼。完成BCD編碼的電路稱為二-十進(jìn)制編碼器,亦稱10-4線編碼器。BCD碼的編碼方案很多,如8421碼,5421碼,2421碼等,其中常用的是8421BCD碼,其典型芯片是74LS147,這是一個(gè)二-十進(jìn)制優(yōu)先編碼器,其邏輯符號(hào)及外引線圖如圖3-14所示。圖3-14二-十進(jìn)制優(yōu)先編碼器74LS147(a)邏輯符號(hào);(b)外引線圖3.4.4譯碼器

1.譯碼器原理

譯碼器的輸入是二進(jìn)制代碼,輸出是與之對(duì)應(yīng)的特定電平信號(hào)。以二進(jìn)制譯碼為例,如輸入為n個(gè)變量組成的二進(jìn)制代碼,則輸出有2n個(gè)變量與之對(duì)應(yīng)。圖3-15所示是二輸入、四輸出(簡(jiǎn)稱2-4線)譯碼器原理邏輯圖。

它的輸出表達(dá)式分別為(3-11)圖3-152-4線譯碼器邏輯圖根據(jù)譯碼器輸出表達(dá)式,可列出真值表如表3-11所示。

2.二進(jìn)制譯碼器

如上所述,二進(jìn)制譯碼器是將輸入的二進(jìn)制代碼轉(zhuǎn)換成相對(duì)應(yīng)的輸出信號(hào)。這類譯碼器是全譯碼器,它對(duì)所有變量輸入組合均有相應(yīng)譯碼輸出。常用的二進(jìn)制集成譯碼器為74LS138。其邏輯圖、邏輯符號(hào)及外引線圖如圖3-16所示。它有3個(gè)輸入端和8個(gè)輸出端,因此稱為3-8線譯碼器,其邏輯功能如表3-12所示。圖3-16譯碼器74LS138(a)邏輯圖;(b)邏輯符號(hào);(c)外引線圖

A2、A1、A0是3個(gè)二進(jìn)制代碼輸入端;是8個(gè)輸出端,低電平有效;另有STA、、個(gè)使能控制端,作為擴(kuò)展或級(jí)聯(lián)時(shí)使用。當(dāng)STA＝0或+

=1時(shí),譯碼器不工作,輸出被封鎖為高電平1,當(dāng)STA=1且+

=0時(shí),譯碼器才能正常工作,此時(shí)由圖3-16可得出輸出函數(shù)式為例3-6

用74LS138實(shí)現(xiàn)邏輯函數(shù)Y(A、B、C)=m0+m2+m5+m7。

解Y(A、B、C)=m0+m2+m5+m7=。

將A、B、C

分別接譯碼器輸入A2、A1、A0,則從譯碼器輸出Y0、Y2、Y5、Y7端可得到m0、m2、m5、m7,再用一與非門(mén)連接即可,如圖3-17所示。

例3-7

使用兩片74LS138組成4-16線譯碼器。

解此題是譯碼器的擴(kuò)展問(wèn)題,有效地利用使能端可以對(duì)芯片進(jìn)行功能擴(kuò)展,圖3-18所示電路即為用兩片74LS138組成的4-16線譯碼器。圖3-17例3-6邏輯圖圖3-18兩片74LS138組成的4-16線譯碼器

3.二-十進(jìn)制譯碼器

將輸入的BCD碼譯成十個(gè)對(duì)應(yīng)輸出信號(hào)的電路稱為二-十進(jìn)制譯碼器。因?yàn)樗?個(gè)輸入端,10個(gè)輸出端,所以又稱為4-10線譯碼器。

74LS42是常用的二-十進(jìn)制譯碼器,其邏輯符號(hào),外引線排列如圖3-19所示,表3-13是其邏輯功能表。圖3-19集成譯碼器74LS42(a)邏輯符號(hào);(b)外引線圖

4．顯示譯碼器

用來(lái)顯示數(shù)字、符號(hào)的器件稱為數(shù)碼顯示器,簡(jiǎn)稱數(shù)碼管。數(shù)碼管種類有輝光數(shù)碼管,熒光數(shù)碼管、半導(dǎo)體數(shù)碼管(LED管)和液晶顯示器(LCD顯示器)等幾種。常見(jiàn)的半導(dǎo)體數(shù)碼管為七段字型結(jié)構(gòu),并分為共陰型和共陽(yáng)型。圖3-20為顯示數(shù)字和帶小數(shù)點(diǎn)(DP)的七段數(shù)碼管。圖3-20半導(dǎo)體數(shù)碼管(a)外形結(jié)構(gòu);(b)數(shù)碼字型圖3-21為共陰和共陽(yáng)兩種工作方式原理圖。圖3-21兩種工作方式原理圖(a)共陰型;(b)共陽(yáng)型半導(dǎo)體數(shù)碼管字型清晰,工作電壓低(1.5～3V)、體積小、可靠性好、壽命長(zhǎng)、響應(yīng)速度快、發(fā)光顏色因所用材料不同有紅色、綠色、黃色等,可以直接用TTL門(mén)驅(qū)動(dòng)。其缺點(diǎn)是工作電流較大,段電流為幾至幾十毫安。

上述七段字型數(shù)碼管工作時(shí)必須采用4-7線七段顯示譯碼器進(jìn)行譯碼驅(qū)動(dòng),其輸入為四位二進(jìn)制BCD碼,輸出為七根控制線。下面以74LS48為例介紹七段顯示譯碼器。

74LS48用于共陰極半導(dǎo)體數(shù)碼式譯碼/驅(qū)動(dòng)器,其邏輯符號(hào)、外引線排列如圖3-22所示,其功能如表3-14所示。圖3-2274LS48譯碼/驅(qū)動(dòng)器(a)邏輯符號(hào);(b)外引線圖圖3-23給出了8位數(shù)碼顯示系統(tǒng)滅零控制的連接方法。圖3-23有滅零控制的數(shù)碼顯示系統(tǒng)圖3.4.5數(shù)據(jù)選擇器與數(shù)據(jù)分配器

數(shù)據(jù)選擇器又稱多路選擇器,其邏輯功能是從多路輸入數(shù)據(jù)中選擇一路數(shù)據(jù)輸出。數(shù)據(jù)分配器又稱多路分配器,其邏輯功能是將一路輸入數(shù)據(jù)分配到指定的數(shù)據(jù)輸出上。圖3-24所示是四通道數(shù)據(jù)選擇器/數(shù)據(jù)分配器的示意圖。其中D為數(shù)據(jù)輸入端,Y為數(shù)據(jù)輸出端,A為數(shù)據(jù)選擇輸入端(又稱地址輸入端),此圖中有四路輸入/輸出數(shù)據(jù),故需要兩個(gè)地址輸入端,如果有2n路輸入/輸出數(shù)據(jù),則需要n個(gè)地址輸入端。圖3-24四通道數(shù)據(jù)選擇/分配器示意圖

1．?dāng)?shù)據(jù)選擇器

常見(jiàn)的數(shù)據(jù)選擇器有二選一、四選一、八選一、十六選一等。下面以常用的四選一數(shù)據(jù)選擇器74LS153為例,介紹數(shù)據(jù)選擇器的原理及使用。

74LS153是雙四選一數(shù)據(jù)選擇器,即一個(gè)芯片中包含兩個(gè)四選一電路。其邏輯圖,邏輯符號(hào)及外引線排列見(jiàn)圖3-25所示,其功能表見(jiàn)表3-15所示。圖3-25四選一數(shù)據(jù)選擇器74LS153(a)邏輯圖;(b)邏輯符號(hào);(c)外引線圖

74LS153中的兩個(gè)四選一數(shù)據(jù)選擇器共用一個(gè)地址輸入端(Ａ１、Ａ０)、電源和地,其他均各自獨(dú)立。每個(gè)輸出邏輯表達(dá)式為

(3-12)

除以上介紹的雙四選一數(shù)據(jù)選擇器74LS153外,常用的數(shù)據(jù)選擇器還有八選一數(shù)據(jù)選擇器74LS151,十六選一數(shù)據(jù)選擇器74LS150,二選一數(shù)據(jù)選擇器74LS157等。

利用數(shù)據(jù)選擇器可實(shí)現(xiàn)組合邏輯函數(shù),下面通過(guò)兩個(gè)例題進(jìn)行討論。例3-8

用74LS153實(shí)現(xiàn)邏輯函數(shù)Z=AB+AB。

解雙四選一數(shù)據(jù)選擇器74LS153有兩個(gè)地址端,可將輸入變量A、B分別送入選擇地址端A1、A0。令ST=0,再根據(jù)邏輯要求將數(shù)據(jù)輸入端D0～D3分別置0或1,即可實(shí)現(xiàn)所要求的邏輯功能,具體方法是將A1=A,A0=B帶入式(3-12)中,再根據(jù)所要實(shí)現(xiàn)的邏輯函數(shù)Z=AB+AB求出D0～D3的數(shù)值：得Ｄ０=D2=0,D1=D3=1畫(huà)出邏輯圖如圖3-26所示。圖3-26例3-8邏輯圖例3-9

用74LS153實(shí)現(xiàn)邏輯函數(shù)Z=AD+BCD。

分析此題有四個(gè)邏輯變量,而74LS153只有兩個(gè)地址輸入端,要完成此題,可將C、D接在地址A1、A0端,另兩個(gè)變量A、B則由數(shù)據(jù)輸入端引入。再分別討論在各個(gè)地址下的數(shù)據(jù)輸入值。

解當(dāng)CD為00,即A1A0為00時(shí),D0被選通。將CD為00代入Z=AD+BCD式得

Z=A+B

即D0=A+B

同理,CD為01時(shí),Z=D1=0;CD為10時(shí),Y=D2=A;CD為11時(shí),Y=D3=0。

畫(huà)邏輯圖如圖3-27所示。圖3-27例3-9邏輯圖

2.數(shù)據(jù)分配器

從邏輯功能看,數(shù)據(jù)分配器與數(shù)據(jù)選擇器相反,它只有一個(gè)數(shù)據(jù)輸入端,在n個(gè)地址端控制下,可將其送到2n個(gè)輸出端的一端上。

我們已知,74LS138有8個(gè)譯碼輸出,3個(gè)譯碼輸入和3個(gè)使能端,現(xiàn)將譯碼輸出Y0～Y7改作數(shù)據(jù)數(shù)出,譯碼輸入A2～A0改作地址控制,使能端STA、STB、STC中的一個(gè)改作數(shù)據(jù)輸入端D,即形成一個(gè)8路數(shù)據(jù)分配器了。需要注意的是當(dāng)選擇STB或STC作為數(shù)據(jù)輸入端D時(shí),輸出為原碼;當(dāng)選擇STA作為數(shù)據(jù)輸入端D時(shí),輸出為反碼,如圖3-28所示。圖3-2874LS138構(gòu)成3-8線數(shù)據(jù)分配器(a)STB作為數(shù)據(jù)輸入端;(b)STA作為數(shù)據(jù)輸入端

3.5組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)

3.5.1競(jìng)爭(zhēng)冒險(xiǎn)的概念

1.競(jìng)爭(zhēng)

在組合邏輯電路中,當(dāng)某個(gè)輸入邏輯變量分別經(jīng)過(guò)兩條以上的路徑到達(dá)門(mén)電路的輸入端時(shí),由于每條路徑對(duì)信號(hào)的延遲時(shí)間不同,所以信號(hào)到達(dá)門(mén)電路輸入端的時(shí)間就有先有后,這種現(xiàn)象就叫競(jìng)爭(zhēng)。如在圖3-29(a)中,信號(hào)A一路經(jīng)過(guò)G1到達(dá)G2,另一路直接到達(dá)G2,因?yàn)镚1有延時(shí),所以兩路信號(hào)到達(dá)G2的時(shí)間是不同的,這樣就出現(xiàn)了兩路信號(hào)在G2輸入端的競(jìng)爭(zhēng)。當(dāng)然,由于各邏輯門(mén)的傳輸延遲時(shí)間離散性較大,信號(hào)多經(jīng)過(guò)一級(jí)門(mén)并不見(jiàn)得比少經(jīng)過(guò)一級(jí)門(mén)的延遲時(shí)間長(zhǎng),所以競(jìng)爭(zhēng)是隨機(jī)的。

圖3-29競(jìng)爭(zhēng)冒險(xiǎn)(a)邏輯電路;(b)工作波形

2．冒險(xiǎn)

在上例中,若按理想情況分析,則無(wú)論變量A為何值,Y均為0。但若考慮競(jìng)爭(zhēng)問(wèn)題,則可能會(huì)出現(xiàn)如圖3-29(b)所示現(xiàn)象。即在某一瞬間出現(xiàn)了不應(yīng)該出現(xiàn)的尖峰脈沖,從而可能引起對(duì)電路的干擾,我們將這種現(xiàn)象稱為冒險(xiǎn)。產(chǎn)生冒險(xiǎn)的原因不止源于競(jìng)爭(zhēng),這里不作詳述。3.5.2競(jìng)爭(zhēng)冒險(xiǎn)的判斷與消除

1.判斷

根據(jù)前面的介紹,我們知道邏輯電路中有競(jìng)爭(zhēng)就可能產(chǎn)生冒險(xiǎn)。所以判斷競(jìng)爭(zhēng)冒險(xiǎn)的基本方法可從邏輯函數(shù)式的結(jié)構(gòu)出發(fā)來(lái)判斷此邏輯電路是否存在某個(gè)變量的原變量和反變量同時(shí)出現(xiàn)的情況,如果有,就具備了競(jìng)爭(zhēng)的條件。此時(shí)可將邏輯函數(shù)式中的其他變量去掉,留下被研究的變量,若得到表達(dá)式為Y=A+A,則產(chǎn)生0冒險(xiǎn);若得到表達(dá)式為Y=A·A,則產(chǎn)生1冒險(xiǎn)。如圖3-30所示的邏輯電路,其邏輯函數(shù)表達(dá)式為當(dāng)B=1、C=1時(shí),Y=A+A,即此時(shí)信號(hào)A在G4輸入端存在競(jìng)爭(zhēng),所以此電路可能出現(xiàn)0冒險(xiǎn)。圖3-30存在0冒險(xiǎn)的邏輯電路

2.消除冒險(xiǎn)的方法

1)接濾波電容

因?yàn)楦蓴_脈沖一般都較窄,所以在有可能產(chǎn)生干擾脈沖的那些邏輯門(mén)的輸出端與地之間并接一個(gè)幾百皮法的濾波電容,就可以把干擾脈沖吸收掉。此法簡(jiǎn)單可行,但它會(huì)使輸出波形邊沿變壞,在要求輸出波形較嚴(yán)格的情況下不宜采用。

2)引入選通脈沖

利用選通脈沖把有冒險(xiǎn)脈沖輸出的邏輯門(mén)封鎖,使冒險(xiǎn)脈沖不能輸出。當(dāng)冒險(xiǎn)脈沖消失后,選通脈沖才將有關(guān)的邏輯門(mén)打開(kāi),允許正常輸出。

3)修改邏輯設(shè)計(jì)

修改邏輯設(shè)計(jì),有時(shí)是消除冒險(xiǎn)現(xiàn)象較理想的辦法。我們知道,產(chǎn)生冒險(xiǎn)現(xiàn)象的重要原因是某些邏輯門(mén)存在著兩個(gè)輸入信號(hào)同時(shí)向相反的方向變化。若修改邏輯設(shè)計(jì),使得任何時(shí)刻每一個(gè)邏輯門(mén)的輸入端都只有一個(gè)變量改變?nèi)≈?這樣所得的邏輯電路就不可能由此而產(chǎn)生冒險(xiǎn)。小結(jié)

組合邏輯電路是由邏輯門(mén)組成,并且是無(wú)記憶的電路。本章討論了組合邏輯電路的分析與設(shè)計(jì)及常用的集成組合邏輯電路。

組合邏輯電路的邏輯功能常用邏輯表達(dá)式、真值表、卡諾圖、工作波形和邏輯圖等五種形式來(lái)表示,熟悉這五種表示形式及它們之間的相互轉(zhuǎn)換是非常重要的。

組合邏輯電路的分析是根據(jù)已知的邏輯圖分析其邏輯功能,其步驟是：已知邏輯圖→寫(xiě)出邏輯表達(dá)式→化簡(jiǎn)→列真值表→分析邏輯功能。

組合邏輯電路的設(shè)計(jì)是根據(jù)邏輯要求設(shè)計(jì)出邏輯圖,其步驟是：已知邏輯要求→列出真值表→寫(xiě)出表達(dá)式→化簡(jiǎn)、變換→畫(huà)出邏輯圖。

對(duì)于本章討論的加法