EDA應(yīng)用技術(shù) 第2版 課件 項(xiàng)目7 LED點(diǎn)陣顯示屏控制器編程下載

項(xiàng)目7LED點(diǎn)陣顯示屏控制器設(shè)計(jì)方案LED點(diǎn)陣屏則廣泛應(yīng)用于各種公共場(chǎng)合的廣告屏以及公告牌。本項(xiàng)目以LED點(diǎn)陣屏控制器設(shè)計(jì)為載體，通過(guò)基于FPGA最小系統(tǒng)板的LED點(diǎn)陣屏控制器設(shè)計(jì)制作，說(shuō)明VHDL程序的結(jié)構(gòu)描述方式、元件例化語(yǔ)句的使用、IP（IntellectualProperty）功能模塊使用。教學(xué)目標(biāo)項(xiàng)目7LED點(diǎn)陣顯示屏控制器設(shè)計(jì)方案技能目標(biāo)知識(shí)目標(biāo)素質(zhì)目標(biāo)(1)能將實(shí)際數(shù)字系統(tǒng)需求轉(zhuǎn)化為數(shù)字電子系統(tǒng)硬件語(yǔ)言描述。(2)能用層次化、結(jié)構(gòu)化方法描述數(shù)字電子系統(tǒng)電路。(3)能根據(jù)設(shè)計(jì)需要定制PLL功能模塊。(4)能根據(jù)設(shè)計(jì)需要定制ROM功能模塊。(5)能用VHDL程序控制LED點(diǎn)陣的顯示。(1)了解VHDL程序的行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)化描述概念。(2)掌握元件例化語(yǔ)句的使用方法。(3)了解LED點(diǎn)陣屏顯示原理。(4)掌握IP功能模塊的使用方法。(1)培養(yǎng)與人協(xié)作、團(tuán)隊(duì)工作的能力。(2)培養(yǎng)勇于嘗試的創(chuàng)新精神。(3)培養(yǎng)一絲不茍的職業(yè)精神。任務(wù)描述項(xiàng)目7LED點(diǎn)陣顯示屏控制器設(shè)計(jì)方案用3片16×16LED組成的點(diǎn)陣顯示屏，左移循環(huán)顯示“FPGA控制點(diǎn)陣”等字符，其中英文字母為半角，即每個(gè)字母為8×16點(diǎn)陣，一片16×16LED點(diǎn)陣顯示2個(gè)英文字母；中文字符采用16×16點(diǎn)陣，即一片16×16LED點(diǎn)陣顯示1個(gè)漢字，顯示效果如圖7.1所示。軟件設(shè)計(jì)要求：在QuartusPrime20.1軟件平臺(tái)上用VHDL程序設(shè)計(jì)LED點(diǎn)陣顯示屏控制器，并通過(guò)編譯及ModelSim-Altera2020.1仿真軟件仿真檢查設(shè)計(jì)結(jié)果。圖7.1LED點(diǎn)陣顯示屏顯示效果圖設(shè)計(jì)方案項(xiàng)目7LED點(diǎn)陣顯示屏控制器設(shè)計(jì)方案用16×16LED點(diǎn)陣顯示字符，就是控制組成字符的各個(gè)點(diǎn)所在位置的LED器件發(fā)光。利用人眼的視覺(jué)暫留，采用動(dòng)態(tài)分時(shí)掃描技術(shù)使LED點(diǎn)陣模塊顯示字符。動(dòng)態(tài)分時(shí)掃描簡(jiǎn)單地說(shuō)就是送出第1列各行LED亮滅的數(shù)據(jù)，同時(shí)選通該列使其點(diǎn)亮一定時(shí)間，然后熄滅；再送出第2列各行LED亮滅的數(shù)據(jù)，同時(shí)選通第2列使其點(diǎn)亮相同的時(shí)間，然后熄滅；以此類推，完成第16列之后，又重新點(diǎn)亮第1列，如此反復(fù)循環(huán)。只要循環(huán)速度足夠快(24次/s以上)，由于人眼的視覺(jué)暫留現(xiàn)象，能夠看到顯示屏上穩(wěn)定的字符。設(shè)計(jì)LED點(diǎn)陣顯示屏控制器，就是在時(shí)鐘信號(hào)的控制下，生成列掃描信號(hào)，與此同時(shí)，輸出相應(yīng)的行信號(hào)。1．3點(diǎn)陣字符顯示屏硬件電路連接項(xiàng)目7LED點(diǎn)陣顯示屏控制器設(shè)計(jì)方案將3個(gè)點(diǎn)陣字符的行（或列）信號(hào)串聯(lián)后與FPGA的輸入輸出引腳相連接，而每個(gè)點(diǎn)陣字符的列（或行）信號(hào)直接與FPGA的輸入輸出引腳相連接，連接方式如圖7.3所示。這樣的連接方式只需要64個(gè)輸入輸出引腳，cycloneIVE系列EP4CE6E22C8-FPGA最小系統(tǒng)板的輸入輸出引腳可以達(dá)到連接的要求。圖7.33點(diǎn)陣字符與FPGA連接原理圖2．點(diǎn)陣字符的取模項(xiàng)目7LED點(diǎn)陣顯示屏控制器設(shè)計(jì)方案根據(jù)漢字及英文字符的顯示原理，顯示漢字及英文字符時(shí)需要相應(yīng)字符的字模，一般字符的字模是由字符取模軟件完成，如PCtoLCD等。本設(shè)計(jì)采用的字符取模規(guī)則為從第一列開(kāi)始向下取8個(gè)點(diǎn)作為一個(gè)字節(jié)(位從低到高排序是從上到下)，然后從第二列開(kāi)始向下取8個(gè)點(diǎn)作為第二個(gè)字節(jié)...依此類推?！癋PGA控制點(diǎn)陣”等字符的點(diǎn)陣圖，如圖7.5所示。圖7.5FPGA控制點(diǎn)陣字符的點(diǎn)陣圖2．點(diǎn)陣字符的取模項(xiàng)目7LED點(diǎn)陣顯示屏控制器設(shè)計(jì)方案“FPGA控制點(diǎn)陣”等字符的點(diǎn)陣，上半字十/二進(jìn)制取模碼見(jiàn)表7.1。2．點(diǎn)陣字符的取模項(xiàng)目7LED點(diǎn)陣顯示屏控制器設(shè)計(jì)方案“FPGA控制點(diǎn)陣”等字符的點(diǎn)陣，下半字十/二進(jìn)制取模碼見(jiàn)表7.1。3．LED點(diǎn)陣顯示屏控制器設(shè)計(jì)方案項(xiàng)目7LED點(diǎn)陣顯示屏控制器設(shè)計(jì)方案根據(jù)任務(wù)書要求，需同時(shí)顯示3片16×16LED點(diǎn)陣字符，因而，生成的列掃描選通信號(hào)為16×3=48位，輸出對(duì)應(yīng)列的行信號(hào)為16位。16位行信號(hào)采用FPGA片上2個(gè)8位ROM存儲(chǔ)器同時(shí)使用，輸出16位行信號(hào)。ROM1輸出行信號(hào)的低8位，ROM2輸出字符的高8位，即ROM1順序存儲(chǔ)“FPGA控制點(diǎn)陣”等字符的上半字碼值，而ROM2順序存儲(chǔ)“FPGA控制點(diǎn)陣”等字符的下半字的碼值。根據(jù)任務(wù)書要求，“FPGA控制點(diǎn)陣”等字符需循環(huán)左移的方式顯示。采用當(dāng)一幀圖像顯示穩(wěn)定后，起始地址指針下移一列的方式完成左移循環(huán)顯示。本項(xiàng)目采用一幀圖像掃描多次后再移動(dòng)起始地址指針的方式實(shí)現(xiàn)。LED點(diǎn)陣顯示屏控制器的VHDL程序，根據(jù)功能情況可分為：分頻模塊、ROM1模塊、ROM2模塊、掃描信號(hào)和地址生成模塊。設(shè)計(jì)流程項(xiàng)目7LED點(diǎn)陣顯示屏控制器設(shè)計(jì)方案VHDL程序描述硬件電路功能，可以用不同描述方式來(lái)實(shí)現(xiàn)。另外，F(xiàn)PGA器件內(nèi)還提供了一系列IP功能模塊供設(shè)計(jì)者使用，只要根據(jù)實(shí)際電路的設(shè)計(jì)需要選擇IP庫(kù)中的適當(dāng)模塊，為其設(shè)定適當(dāng)?shù)膮?shù)，便可以分享優(yōu)秀電子工程師的設(shè)計(jì)成果。應(yīng)用IP庫(kù)中的功能模塊可提高EDA電路設(shè)計(jì)的效率和可靠性。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用1．VHDL程序的描述方式VHDL程序描述一個(gè)數(shù)字系統(tǒng)的描述方式有行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)化描述等三種描述方式。（1）行為描述方式如果結(jié)構(gòu)體只描述電路的功能或者電路行為，沒(méi)有直接指明或涉及實(shí)現(xiàn)這種行為的硬件結(jié)構(gòu)，稱之為行為描述。行為描述只表示輸入與輸出之間的轉(zhuǎn)換行為，不包含任何結(jié)構(gòu)信息。行為描述反映一個(gè)設(shè)計(jì)的功能或算法，一般使用進(jìn)程process，用順序語(yǔ)句表達(dá)，屬于高層次描述。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用libraryieee;useieee.std_logic_1164.all;entitynoand_2isport(i1,i2:instd_logic;

out_l:out

std_logic);endnoand_2;architecturebehaveofnoand_2isbeginprocess(i1,i2)beginifi1='1'andi2='1'then

out_l<='0'after5ns;else

out_l<='1'after5ns;endif;endprocess;endbehave;【例7.1】二輸入與非門的行為描述項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用對(duì)二輸入與非門的描述方式是行為描述方式，它完全是從與非門輸入和輸出的邏輯關(guān)系出發(fā)，是對(duì)與非門性能的一種描述，這種描述是一種抽象描述1．VHDL程序的描述方式VHDL程序描述一個(gè)數(shù)字系統(tǒng)的描述方式有行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)化描述等三種描述方式。（2）數(shù)據(jù)流描述方式數(shù)據(jù)流描述方式也稱RTL描述方式，即寄存器傳輸級(jí)描述，數(shù)據(jù)流描述方式就是用布爾代數(shù)表達(dá)式描述電路或系統(tǒng)中信號(hào)的傳送關(guān)系。數(shù)據(jù)流的描述建立在并行信號(hào)賦值語(yǔ)句描述基礎(chǔ)上，直觀地表達(dá)了電路底層的邏輯行為，是一種可以進(jìn)行邏輯綜合的描述方式。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用libraryieee;useieee.std_logic_1164.all;entityhalf_adderisport(a,b:instd_logic;s,c0:outstd_logic);endhalf_adder;architecturehaddofhalf_adderissignalc,d:std_logic:='0';beginc<=aorb;d<=anandb;c0<=notd;s<=candd;endhadd;【例7.2】半加器的數(shù)據(jù)流描述項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用半加器的數(shù)據(jù)流描述，輸入信號(hào)a和b的變化，引起或門輸出c及與非門輸出d的變化，而c和d的變化進(jìn)一步引起半加器進(jìn)位輸出c0以及半加器和s的變化。1．VHDL程序的描述方式VHDL程序描述一個(gè)數(shù)字系統(tǒng)的描述方式有行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)化描述等三種描述方式。（3）結(jié)構(gòu)化描述方式結(jié)構(gòu)化描述是以元件為基礎(chǔ)，通過(guò)描述模塊和模塊之間的連接關(guān)系，反映整個(gè)系統(tǒng)的構(gòu)成和性能。此方法適用于多層次設(shè)計(jì)，可以把一個(gè)復(fù)雜的系統(tǒng)分為多個(gè)子系統(tǒng)，將每一個(gè)子系統(tǒng)設(shè)計(jì)為一個(gè)模塊，再用結(jié)構(gòu)化描述模塊和模塊之間的連接關(guān)系，形成一個(gè)整體。在結(jié)構(gòu)化描述方法中，元件例化語(yǔ)句是基本描述語(yǔ)句，元件例化描述由元件聲明和調(diào)用元件兩部分組成。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用（3）結(jié)構(gòu)化描述方式在結(jié)構(gòu)化描述方法中，元件例化語(yǔ)句是基本描述語(yǔ)句，元件例化描述由元件聲明和調(diào)用元件兩部分組成。元件聲明語(yǔ)句在結(jié)構(gòu)體、程序包(package)、塊語(yǔ)句(block)的說(shuō)明部分聲明。元件聲明語(yǔ)句的格式為：component元件名[類屬語(yǔ)句]port(端口語(yǔ)句);endcomponent;項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用“元件名”為調(diào)用模塊的實(shí)體名類屬語(yǔ)句及端口語(yǔ)句的說(shuō)明與要調(diào)用模塊的實(shí)體相同，即名稱及順序要完全一致。（3）結(jié)構(gòu)化描述方式聲明元件后，可以對(duì)元件進(jìn)行調(diào)用，調(diào)用元件的格式為：例化名：元件名portmap(信號(hào)，…);其中“例化名”相當(dāng)于元件標(biāo)號(hào)，是必須的。portmap(信號(hào)，…)語(yǔ)句在結(jié)構(gòu)體并行執(zhí)行語(yǔ)句中使用。portmap(信號(hào)，…)語(yǔ)句將調(diào)用元件與當(dāng)前設(shè)計(jì)實(shí)體中的指定端口相連，實(shí)現(xiàn)端口映射的方式有名稱映射和位置映射二種。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用二種實(shí)現(xiàn)端口映射的方式，名稱映射和位置映射。名稱映射格式為：例化名：元件名Portmap(元件端口1=>映射信號(hào)1,元件端口2=>映射信號(hào)2,…,元件端口n=>映射信號(hào)n);“=>”是關(guān)聯(lián)符，表示采用名稱關(guān)聯(lián)，左邊的調(diào)用元件端口與右邊的映射信號(hào)相連，各端口關(guān)聯(lián)說(shuō)明的順序任意。位置映射格式為：例化名：元件名portmap(映射信號(hào)1,映射信號(hào)2,…,映射信號(hào)n);使用位置關(guān)聯(lián)，采用順序一致原則，即元件說(shuō)明語(yǔ)句中的端口按順序依次與映射信號(hào)1到映射信號(hào)n連接。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用libraryieee;useieee.std_logic_1164.all;entitynoand_2is port(a,b:instd_logic; c:outstd_logic);endentitynoand_2;architecturebehaveofnoand_2isbegin c<=anandb;endarchitecturebehave;【例7.3】采用結(jié)構(gòu)化描述方法描述如圖7.7所示的邏輯原理圖。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用①創(chuàng)建工程，在工程中創(chuàng)建文件名為“noand_2”的VHDL程序文件，實(shí)現(xiàn)二輸入與非邏輯功能的VHDL程序如下：圖7.7

4輸入與非門邏輯原理圖libraryieee;useieee.std_logic_1164.all;entityord4_1isport(a1,b1,c1,d1:instd_logic;z1:outstd_logic);endentityord4_1;architecturebehaveoford4_1iscomponentnoand_2is--聲明元件port(a,b:in

std_logic;c:outstd_logic);endcomponentnoand_2;項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用②在同一工程中，創(chuàng)建文件名為“ord4_1”的VHDL程序文件，并置為頂層文件。采用結(jié)構(gòu)化描述方式，實(shí)現(xiàn)四輸入邏輯功能的VHDL程序如下：signals1,s2:std_logic;beginu1:noand_2portmap(a1,b1,s1);--位置關(guān)聯(lián)方式u2:noand_2portmap(a=>c1,c=>s2,b=>d1);--名稱關(guān)聯(lián)方式u3:noand_2portmap(s1,s2,c=>z1);--混合關(guān)聯(lián)方式

endarchitecturebehave;元件調(diào)用項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用③程序編譯“ord4_1”的VHDL程序文件，在QuartusPrime20.1集成環(huán)境，選擇【Tool】菜單【NetlistViewers】選項(xiàng)【RTLViewer】命令，將產(chǎn)生結(jié)構(gòu)化描述方法描述的例7.3的寄存器傳輸級(jí)綜合效果圖，如圖7.8所示。圖6.8寄存器傳輸級(jí)綜合效果圖2．IP功能模塊ROM存儲(chǔ)器定制IntelFPGA芯片內(nèi)提供了片上存儲(chǔ)器模塊供設(shè)計(jì)者使用，只要根據(jù)實(shí)際電路的設(shè)計(jì)需要選擇IP庫(kù)中適當(dāng)?shù)拇鎯?chǔ)器模塊，為其設(shè)定適當(dāng)?shù)膮?shù)即可。下面介紹FPGA片上IPROM的使用，包括IPROM初始化數(shù)據(jù)文件與IPROM元件定制。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用2．IP功能模塊ROM存儲(chǔ)器定制（1）定制IPROM初始化數(shù)據(jù)文件定制IPROM初始化數(shù)據(jù)文件的步驟：①在QuartusPrime20.1集成環(huán)境，選擇【File】菜單【New…】命令，彈出編輯文件類型【New】對(duì)話框，如圖7.8所示。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.8New對(duì)話框2．IP功能模塊ROM存儲(chǔ)器定制項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用定制IPROM初始化數(shù)據(jù)文件的步驟：②選擇【MemoryFile】的【MemoryInitializationFile】選項(xiàng)，創(chuàng)建“.mif”格式初始化數(shù)據(jù)文件。如果選擇【Hexadecimal(Intel-Format)File】選項(xiàng)，則創(chuàng)建“.hex”格式，初始化數(shù)據(jù)文件。單擊【OK】按鈕退出【New】對(duì)話框；彈出【NumberofWords&WordSize】對(duì)話框，如圖7.9所示。圖7.9ROM字節(jié)數(shù)與位寬設(shè)置對(duì)話框2．IP功能模塊ROM存儲(chǔ)器定制項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用定制IPROM初始化數(shù)據(jù)文件的步驟：③在【NumberofWords&WordSize】對(duì)話框，設(shè)置ROM數(shù)據(jù)文件大小，包括字節(jié)數(shù)【Numberofwords】及位寬【W(wǎng)ordsize】。根據(jù)設(shè)計(jì)要求設(shè)置ROM數(shù)據(jù)文件的字節(jié)數(shù)和位寬后，單擊【NumberofWords&WordSize】對(duì)話框【OK】按鈕，在Quartus

Prime20.1集成環(huán)境，將自動(dòng)創(chuàng)建“.mif”的ROM初始化文件數(shù)據(jù)表格，如圖7.10所示。圖7.10空白的ROM初始化文件數(shù)據(jù)表格2．IP功能模塊ROM存儲(chǔ)器定制項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用定制IPROM初始化數(shù)據(jù)文件的步驟：④表格中的數(shù)據(jù)格式設(shè)置。在窗口邊緣地址欄【Addr】的列或行，單擊右鍵彈出快捷菜單，如圖7.11所示?！続dderessRadix】選項(xiàng)，設(shè)置ROM地址值的顯示方式；【MemoryRadix】選項(xiàng)，設(shè)置ROM中每個(gè)字節(jié)的數(shù)值顯示方式。圖7.10_1地址值與存儲(chǔ)器顯示格式快捷菜單2．IP功能模塊ROM存儲(chǔ)器定制（2）定制IPROM元件通常利用IP模塊管理窗口，定制ROM功能模塊，并將ROM初始化數(shù)據(jù)加載于此ROM功能模塊中。設(shè)計(jì)步驟如下：①在QuartusPrime集成環(huán)境，選擇【Tools】→【IPcatalog】命令，打開(kāi)【IPcatalog】窗口。在【IPcatalog】窗口的【InstalledIP】展卷欄，選擇【Library】→【BasicFunctions】→【OnChipMemory】→【ROM：1-PORT】選項(xiàng)，如圖7.11所示。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.11IP目錄窗口2．IP功能模塊ROM存儲(chǔ)器定制②單擊【IPcatalog】窗口的【+Add...】按鈕，彈出【SaveIPVariation】對(duì)話框。在【IPvariationfilename】項(xiàng)，輸入創(chuàng)建的單端口只讀存儲(chǔ)器的文件名“IP_ROM”；在【IPvariationfiletype】項(xiàng)，文件類型選擇【VHDL】，如圖7.12所示。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.12IP例化模塊保存對(duì)話框完成IP功能模塊類型及輸出文件名設(shè)置后，單擊【SaveIPVariation】對(duì)話框的【OK】按鈕，根據(jù)設(shè)置的創(chuàng)建IP功能模塊的不同，將生成不同的參數(shù)設(shè)置對(duì)話框。如果設(shè)置的為單端口ROM功能模塊，將彈出【MegaWizardPlug-InManager[page1of5]】對(duì)話框。如圖7.13所示。2．IP功能模塊ROM存儲(chǔ)器定制③在單端口ROM功能模塊的【MegaWizardPlug-InManager[page1of5]】對(duì)話框，主要設(shè)置ROM功能模塊的控制線、地址線和數(shù)據(jù)線。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.13ROM功能模塊定制對(duì)話框在【Howwideshouldthe`q`outputbusbe?】與【Howmany8-bitwordsofmemory?】欄，分別設(shè)計(jì)數(shù)據(jù)線數(shù)與地址線范圍。地址范圍、數(shù)據(jù)線數(shù)設(shè)置要與ROM初始化數(shù)據(jù)文件相適應(yīng)。在【W(wǎng)hatshouldthememoryblocktypebe?】欄，選擇默認(rèn)的【Auto】，則在適配中，Quartusprime將根據(jù)選中的目標(biāo)器件系列，自動(dòng)確定嵌入ROM模塊的類型。在【W(wǎng)hatclockingmethodwouldyouliketouse】欄，選擇【Singleclock】選項(xiàng)，ROM地址輸入與ROM數(shù)值輸出使用同一時(shí)鐘信號(hào)控制；選擇【Dualclock】選項(xiàng)，ROM地址輸入與ROM數(shù)值輸出使用不同的時(shí)鐘信號(hào)控制。2．IP功能模塊ROM存儲(chǔ)器定制④在單端口ROM宏功能模塊的【MegaWizardPlug-InManager[page2of5]】對(duì)話框，主要設(shè)置ROM輸出端口的鎖存器。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.14ROM功能模塊輸入輸出鎖存器定制在【W(wǎng)hichportsshouldberegistered?】欄，選擇【‘q’outputport】復(fù)選框，則ROM內(nèi)的數(shù)值輸出通過(guò)鎖存器輸出；若不選，則直接輸出。2．IP功能模塊ROM存儲(chǔ)器定制⑤在單端口ROM宏功能模塊的【MegaWizardPlug-InManager[page3of5]】對(duì)話框，主要設(shè)置ROM的初始化數(shù)據(jù)文件。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.15ROM功能模塊初始化文件定制選擇【Yes,usethisfileforthememorycontentdata】單選項(xiàng)，單擊對(duì)話框中的按鈕，選擇前面創(chuàng)建的ROM初始化數(shù)據(jù)文件（.mif或.hex格式文件），定制ROM的初始化數(shù)據(jù)。2．IP功能模塊ROM存儲(chǔ)器定制⑥在單端口ROM功能模塊的【MegaWizardPlug-InManager[page4of5]】對(duì)話框，設(shè)置是否生成網(wǎng)表，在使用第三方EDA綜合工具時(shí)是否允許優(yōu)化，一般采用默認(rèn)設(shè)置。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.16ROM宏功能模塊第三方綜合工具設(shè)置2．IP功能模塊ROM存儲(chǔ)器定制⑦在單端口ROM功能模塊的【MegaWizardPlug-InManager[page5of5]】對(duì)話框，設(shè)置生成宏功能模塊輸出文件。項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.17ROM功能模塊輸出文件定制【.vhd】為輸出實(shí)例化的VHDL程序的功能模塊文件【.inc】為輸出AHDL程序的功能模塊文件【.cmp】為輸出功能模塊的實(shí)例聲明文件【.bsf】為輸出功能模塊的原理圖元件文件【_inst.vhd】為輸出功能模塊元件的VHDL例化示例文件3．IP功能模塊PLL鎖相環(huán)定制FPGA器件內(nèi)通常提供嵌入式鎖相環(huán)(PLL)，此嵌入式模擬鎖相環(huán)可以與輸入的時(shí)鐘信號(hào)同步，并以其作為參考信號(hào)實(shí)現(xiàn)鎖相，從而輸出多個(gè)同步倍頻或分頻的片內(nèi)時(shí)鐘，供邏輯系統(tǒng)應(yīng)用。下面介紹FPGA中嵌入式鎖相環(huán)的定制步驟：項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用①在QuartusPrime集成環(huán)境，選擇【Tools】→【IPcatalog】命令，打開(kāi)【IPcatalog】窗口。3．IP功能模塊PLL鎖相環(huán)定制項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.18IP目錄窗口②在【IPcatalog】窗口的【InstalledIP】展卷欄，選擇【Library】→【BasicFunctions】→【Clocks;PLLsandResets】→【PLL】→【ALTPLL】選項(xiàng)，如圖7.18所示。3．IP功能模塊PLL鎖相環(huán)定制項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.19IP例化模塊保存對(duì)話框③單擊【IPcatalog】窗口的【+Add...】按鈕，彈出【SaveIPVariation】對(duì)話框。在【IPvariationfilename】項(xiàng)，設(shè)置IP功能模塊輸出的路徑與文件名，如“E:/XM7/L7.5/PLL_LX”；在【IPvariationfiletype】項(xiàng)，選擇IP功能模塊輸出的文件類型，如選擇【VHDL】，如圖7.19所示，單擊【OK】按鈕，彈出【MegaWizardPlug-InManager[page1of12]】對(duì)話框。3．IP功能模塊PLL鎖相環(huán)定制項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.20PLL功能模塊輸入信號(hào)頻率定制④【MegaWizardPlug-InManager[page1of12]】對(duì)話框，定制PLL功能模塊的輸入頻率、鎖相環(huán)類型及工作模式。在【W(wǎng)hatisthefrequencyoftheinclk0input?】欄，輸入框中輸入外部輸入頻率值，如“50MHz”；在【OperationMode】選項(xiàng)組，選擇鎖相環(huán)的工作模式，一般選擇內(nèi)部反饋通道的通用模式3．IP功能模塊PLL鎖相環(huán)定制項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.21PLL功能模塊控制信號(hào)定制⑤在【MegaWizardPlug-InManager[page2of12]】對(duì)話框，主要定制PLL的控制信號(hào)，如PLL的使能控制信號(hào)“pllena”；異步復(fù)位信號(hào)“areset”；鎖相輸出信號(hào)“l(fā)ocked”等,如圖7.21所示。3．IP功能模塊PLL鎖相環(huán)定制項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.22PLL功能模塊輸入信號(hào)脈寬定制⑥【MegaWizardPlug-InManager[page3of12]】-【MegaWizardPlug-InManager[page5of12]】對(duì)話框，主要是定制輸入信號(hào)脈寬及是否采用第二個(gè)外部時(shí)鐘，如圖7.22、7.23、7.24所示。3．IP功能模塊PLL鎖相環(huán)定制項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.23PLL功能模塊輸入信號(hào)定制⑥【MegaWizardPlug-InManager[page3of12]】-【MegaWizardPlug-InManager[page5of12]】對(duì)話框，主要是定制輸入信號(hào)脈寬及是否采用第二個(gè)外部時(shí)鐘，如圖7.22、7.23、7.24所示。3．IP功能模塊PLL鎖相環(huán)定制項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.24PLL功能模塊輸入信號(hào)定制⑥【MegaWizardPlug-InManager[page3of12]】-【MegaWizardPlug-InManager[page5of12]】對(duì)話框，主要是定制輸入信號(hào)脈寬及是否采用第二個(gè)外部時(shí)鐘，如圖7.22、7.23、7.24所示。3．IP功能模塊PLL鎖相環(huán)定制項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.25PLL功能模塊輸出C0信號(hào)定制⑦在【MegaWizardPlug-InManager[page6of12]】對(duì)話框，主要定制c0輸出端頻率的倍頻因子、分頻因子、移相、占空比等?！綜lockmultiplicationfactor】的下拉列表框中，設(shè)置倍頻因子【Clockdivisionfactor】的下拉列表框中，設(shè)置分頻因子【Clockphaseshift】的下拉列表框中，設(shè)置移相值【Clockdutycycle(%)】的下拉列表框中，設(shè)置占空比3．IP功能模塊PLL鎖相環(huán)定制項(xiàng)目7VHDL程序的描述方式與IP庫(kù)的使用圖7.26PLL功能模塊輸出C4信號(hào)定制⑧【MegaWizardPlug-InManager[page7of12]-[page10of12]】對(duì)話框，主要定制c1、c2、c3、c4輸出端頻率的倍頻因子、分頻因子、移相、占空比等，是否選擇復(fù)選框【Usethisclock】，決定是否使用該輸出端?！綧egaWizardPlug-InManager[page10of12]】對(duì)話框，定制c4輸出端頻率的倍頻因子、分頻因子、移相、占空比，如圖7.26所示。項(xiàng)目7LED點(diǎn)陣顯示屏控制器編程下載

編程下載的目的是將設(shè)計(jì)所生成的文件通過(guò)計(jì)算機(jī)下載到目標(biāo)器件，驗(yàn)證設(shè)計(jì)是否滿足實(shí)際要求或能否在實(shí)際中應(yīng)用。LED點(diǎn)陣顯示屏控制器硬件測(cè)試，需要將3片16×16LED點(diǎn)陣與FPGA最小系統(tǒng)板相連接，然后，載入LED點(diǎn)陣顯示屏控制器VHDL程序，現(xiàn)場(chǎng)在線測(cè)試LED點(diǎn)陣顯示屏顯示信息的正確性。項(xiàng)目7LED點(diǎn)陣顯示屏控制器編程下載（1）LED點(diǎn)陣顯示屏控制器控制模塊基于VHDL程序的LED點(diǎn)陣顯示屏控制器模塊輸入輸出端口，如圖7.45所示。1.硬件電路連接圖7.45LED點(diǎn)陣顯示屏控制器輸入輸出端口【clk】為系統(tǒng)時(shí)鐘信號(hào)輸入端，與FPGA最小系統(tǒng)板所提供的50MHz時(shí)鐘信號(hào)相連接【out_row[15..0]】為顯示屏行線控制輸出端，3片16×16LED