EDA應(yīng)用技術(shù) 第2版 課件 項(xiàng)目4 簡(jiǎn)易電子琴編程下載_第1頁
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項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案本項(xiàng)目介紹基于FPGA最小系統(tǒng)板,用VHDL程序設(shè)計(jì)制作簡(jiǎn)易電子琴。通過簡(jiǎn)易電子琴控制器電路的VHDL程序設(shè)計(jì),熟悉VHDL程序平行語句的使用,實(shí)現(xiàn)多進(jìn)程間信號(hào)的通訊。教學(xué)目標(biāo)項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案技能目標(biāo)知識(shí)目標(biāo)素質(zhì)目標(biāo)(1)能將實(shí)際的數(shù)字系統(tǒng)需求轉(zhuǎn)化為數(shù)字電子系統(tǒng)硬件語言描述。(2)能采用VHDL程序設(shè)計(jì)分頻電路。(3)能熟練使用ModelSim軟件對(duì)設(shè)計(jì)電路進(jìn)行功能仿真與時(shí)序仿真。(4)會(huì)創(chuàng)建與編輯功能仿真測(cè)試文件。(5)能用蜂鳴器、數(shù)碼管、開關(guān)等元件設(shè)計(jì)數(shù)字系統(tǒng)的輸入與輸出。(1)掌握VHDL程序平行語句的特點(diǎn)。(2)熟悉簡(jiǎn)單信號(hào)賦值語句格式。(3)熟悉條件信號(hào)選擇語句的格式。(4)熟悉多進(jìn)程語句的格式。(5)掌握多進(jìn)程語句間信號(hào)的傳遞

。(1)培養(yǎng)通過書籍、網(wǎng)絡(luò)獲得相關(guān)信息開展自主學(xué)習(xí)的能力。(2)培養(yǎng)具制訂計(jì)劃及執(zhí)行計(jì)劃的能力。(3)培養(yǎng)勤于動(dòng)手、樂于實(shí)踐的習(xí)慣。任務(wù)描述項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案簡(jiǎn)易電子琴功能要求:能夠?qū)崿F(xiàn)某一大調(diào)音樂的演奏功能,同時(shí),在演奏時(shí)能夠顯示該大調(diào)每個(gè)音符的簡(jiǎn)譜值及區(qū)分相同簡(jiǎn)譜值的音高。設(shè)計(jì)要求:在QuartusPrime20.1軟件平臺(tái)上用VHDL程序設(shè)計(jì)簡(jiǎn)易電子琴控制器電路,用ModelSim-Altera2020.1仿真軟件仿真檢查設(shè)計(jì)結(jié)果;選用FPGA最小系統(tǒng)板、按鈕開關(guān)、數(shù)碼管、LED燈、蜂鳴器等硬件資源進(jìn)行硬件驗(yàn)證。設(shè)計(jì)方案項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案

基于FPGA最小系統(tǒng)板的簡(jiǎn)易電子琴用2個(gè)按鈕開關(guān)的組合控制大調(diào)的不同八度音輸入;7個(gè)按鈕開關(guān)控制同一八度音的7個(gè)音符輸入;用3LED表示發(fā)出音符不同八度音,用數(shù)碼管顯示音符的簡(jiǎn)譜值,用蜂鳴器發(fā)聲。簡(jiǎn)易電子琴工作過程:琴鍵信號(hào)通過輸入電路輸入基于FPGA設(shè)計(jì)的簡(jiǎn)易電子琴控制器;簡(jiǎn)易電子琴控制器將FPGA最小系統(tǒng)板的板載基頻,根據(jù)輸入信號(hào)不同,分頻為不同音符的頻率,通過輸出端驅(qū)動(dòng)蜂鳴器發(fā)聲;同時(shí),簡(jiǎn)易電子琴控制器輸出驅(qū)動(dòng)顯示簡(jiǎn)譜數(shù)值的數(shù)碼管信號(hào)和區(qū)分不同八度音的3LED電平。1.輸入電路設(shè)計(jì)項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案(1)琴鍵信號(hào)輸入電路設(shè)計(jì):用按鈕開關(guān)控制“1234567”7個(gè)琴鍵信號(hào)的輸入,當(dāng)按鈕開關(guān)閉合時(shí),向FPGA輸入高電平,指示發(fā)光二極管發(fā)光;當(dāng)按鈕開關(guān)斷開時(shí),向FPGA輸入低電平,指示二極管不發(fā)光。7個(gè)琴鍵信號(hào)輸入電路的原理圖如圖4.1所示。圖4.1琴鍵信號(hào)輸入電路原理圖1.輸入電路設(shè)計(jì)項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案(2)控制不同八度音信號(hào)輸入電路設(shè)計(jì):用2個(gè)按鈕開關(guān)的組合來控制3個(gè)不同音高的八度音,如圖4.2所示。當(dāng)c1、c2均不閉合時(shí),發(fā)低八度音;當(dāng)c1閉合、c2不閉合時(shí),發(fā)原音;當(dāng)c1不閉合、c2閉合時(shí),發(fā)高八度音。圖4.2控制不同八度音信號(hào)的輸入電路原理圖2.VHDL控制器設(shè)計(jì)項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案(1)相同大調(diào)不同八度音頻率。鋼琴上每個(gè)琴鍵對(duì)應(yīng)一定的音名,每個(gè)音名對(duì)應(yīng)一定的頻率。本項(xiàng)目設(shè)計(jì)D大調(diào)具有3個(gè)八度音的簡(jiǎn)易電子琴。表4.2列出了D大調(diào)3個(gè)八度音的音名、頻率及對(duì)應(yīng)的簡(jiǎn)譜。項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案(2)各音符頻率的產(chǎn)生

不同音符的頻率可通過對(duì)基準(zhǔn)頻率分頻產(chǎn)生。本設(shè)計(jì)輸入基準(zhǔn)頻率為FPGA最小系統(tǒng)板載晶振產(chǎn)生的50MHz頻率??紤]到預(yù)置數(shù)2進(jìn)制計(jì)數(shù)器分頻的位數(shù)關(guān)系,對(duì)50MHz基準(zhǔn)頻率先進(jìn)行50分頻,分頻為1MHz的基頻,然后用帶預(yù)置數(shù)的12位2進(jìn)制計(jì)數(shù)器分頻,帶預(yù)置數(shù)計(jì)數(shù)器分頻所產(chǎn)生的是非等占空比脈沖信號(hào),該非等占空比脈沖信號(hào),不具有驅(qū)動(dòng)蜂鳴器的能力,故需對(duì)此脈沖信號(hào)再次進(jìn)行2分頻,使輸出頻率成為等占空比的信號(hào),以推動(dòng)蜂鳴器發(fā)聲。計(jì)算可控分頻器的分頻系數(shù)表達(dá)式,Tone=212-(50000000/50*2f),其中f值為音符的頻率。項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案(2)各音符頻率的產(chǎn)生根據(jù)各音符的頻率及計(jì)算公式可計(jì)算出D大調(diào)3個(gè)八度各音符的分頻系數(shù),如表4.3所示。項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案(2)各音符頻率的產(chǎn)生根據(jù)各音符的頻率及計(jì)算公式可計(jì)算出D大調(diào)3個(gè)八度各音符的分頻系數(shù),如表4.3所示。項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案(2)各音符頻率的產(chǎn)生根據(jù)各音符的頻率及計(jì)算公式可計(jì)算出D大調(diào)3個(gè)八度各音符的分頻系數(shù),如表4.3所示。項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案(3)控制器的VHDL程序設(shè)計(jì)根據(jù)前面的分析,簡(jiǎn)易電子琴控制器的VHDL程序設(shè)計(jì)如下:進(jìn)程1:用琴鍵輸入電平,控制不同八度音,輸入信號(hào)轉(zhuǎn)換為對(duì)應(yīng)琴鍵的分頻系數(shù)、3LED電平、數(shù)碼管驅(qū)動(dòng)信號(hào)。進(jìn)程2:將50MHZ的頻率分頻為1MHz頻率。進(jìn)程3:在進(jìn)程1分頻系數(shù)信號(hào)的控制下,通過可預(yù)置分頻系數(shù)的計(jì)數(shù)器,將1MHz的頻率分頻為各音符脈沖信號(hào)。進(jìn)程4:將進(jìn)程3各音符脈沖信號(hào)2分頻后輸出驅(qū)動(dòng)蜂鳴器。3.輸出電路設(shè)計(jì)項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案(1)顯示不同八度音發(fā)光二極管電路顯示不同八度音的發(fā)光二極管輸出電路原理圖,如圖4.3所示。圖4.3顯示不同八度音的發(fā)光二極管輸出電路項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案(2)數(shù)碼管顯示驅(qū)動(dòng)電路數(shù)碼管顯示驅(qū)動(dòng)輸出電路原理圖,如圖4.4所示。圖4.4數(shù)碼管顯示輸出電路原理圖項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案(3)蜂鳴器驅(qū)動(dòng)電路蜂鳴器驅(qū)動(dòng)電路原理圖,如圖4.5所示。圖4.5蜂鳴器輸出電路原理圖設(shè)計(jì)流程項(xiàng)目4簡(jiǎn)易電子琴設(shè)計(jì)方案VHDL是硬件描述語言,其描述語句包括順序語句與并行語句,并行語句最能體現(xiàn)VHDL作為硬件設(shè)計(jì)語言的特點(diǎn)。各種并行語句在結(jié)構(gòu)體中是同時(shí)并發(fā)執(zhí)行的,其執(zhí)行順序與書寫的順序無關(guān)。結(jié)構(gòu)體中常見的并行語句有簡(jiǎn)單信號(hào)賦值語句、條件信號(hào)選擇語句、進(jìn)程語句。項(xiàng)目4VHDL程序的平行語句1.簡(jiǎn)單信號(hào)賦值語句簡(jiǎn)單信號(hào)賦值語句,在進(jìn)程內(nèi)部使用時(shí)屬于順序語句,但是,在進(jìn)程外的結(jié)構(gòu)體中使用時(shí)屬于并行語句。簡(jiǎn)單信號(hào)賦值語句的使用格式:

信號(hào)<=表達(dá)式;簡(jiǎn)單信號(hào)賦值語句由4部分組成:左操作數(shù)信號(hào)、賦值操作符“<=”、表達(dá)式和分號(hào)“;”;左操作數(shù)必須是信號(hào),不能是輸入端口信號(hào);表達(dá)式可以是算術(shù)表達(dá)式,也可以是邏輯表達(dá)式,還可以是關(guān)系表達(dá)式,但表達(dá)式中不能含有輸出端口信號(hào);目標(biāo)信號(hào)與信號(hào)的賦值源必須長(zhǎng)度一致、類型一致。項(xiàng)目4VHDL程序的平行語句2.條件信號(hào)選擇語句條件信號(hào)選擇語句的作用是根據(jù)指定的條件表達(dá)式的多種可能進(jìn)行相應(yīng)的賦值。條件信號(hào)選擇語句有when/else與with/select/when兩種形式。(1)when/else條件信號(hào)選擇語句格式:信號(hào)<=表達(dá)式1when賦值條件1else表達(dá)式2when賦值條件2else …

表達(dá)式nwhen賦值條件nelse表達(dá)式n+1;項(xiàng)目4VHDL程序的平行語句【例4.1】when/else條件信號(hào)選擇語句應(yīng)用項(xiàng)目4VHDL程序的平行語句例4.1程序?qū)崿F(xiàn)了條件選擇的邏輯功能。當(dāng)sel="00"時(shí),輸出q的波形與i0一樣;當(dāng)sel="01"時(shí),輸出q的波形與i1一樣;當(dāng)sel="10"時(shí),輸出q的波形與i2一樣;當(dāng)sel="11"時(shí),輸出q的波形與i3一樣。libraryieee;useieee.std_logic_1164.all;entityuseselectisport(sel:instd_logic_vector(1downto0);i0,i1,i2,i3:instd_logic;q:outstd_logic);enduseselect;architecturebehaveofuseselectisbeginq<=i0whensel="00"else--注意else后沒有分號(hào)i1whensel="01"elsei2whensel="10"elsei3;endbehave;(2)with/select/when條件信號(hào)選擇語句with/select/when條件信號(hào)選擇語句,也是根據(jù)分支條件選擇相應(yīng)的表達(dá)式對(duì)目標(biāo)信號(hào)進(jìn)行賦值。但with/select/when條件信號(hào)選擇語句的分支不能有重復(fù),必須是唯一的,也不允許有條件覆蓋不全的情況。選擇信號(hào)賦值語句的使用格式為:with表達(dá)式select信號(hào)<=表達(dá)式1when條件1,表達(dá)式2when條件2,…表達(dá)式nwhen條件n,表達(dá)式n+1whenothers;項(xiàng)目4VHDL程序的平行語句【例4.2】with/select/when條件信號(hào)選擇語句應(yīng)用項(xiàng)目4VHDL程序的平行語句例4.2程序?qū)崿F(xiàn)了條件選擇的邏輯功能。當(dāng)sel="00"時(shí),輸出q的波形與i0一樣;當(dāng)sel="01"時(shí),輸出q的波形與i1一樣;當(dāng)sel="10"時(shí),輸出q的波形與i2一樣;當(dāng)sel="11"時(shí),輸出q的波形與i3一樣。libraryieee;useieee.std_logic_1164.all;entityuseselectisport(sel:instd_logic_vector(1downto0);i0,i1,i2,i3:instd_logic;q:outstd_logic);enduseselect;architecturebehaveofuseselectisbeginwithselselectq<=i0when"00",--注意此處是逗號(hào)不是分號(hào)i1when"01",i2when"10",i3whenothers;--最后是分號(hào)endbehave;3.多進(jìn)程語句

在一個(gè)結(jié)構(gòu)體中多個(gè)process語句是并行執(zhí)行的,但是每個(gè)進(jìn)程內(nèi)部的語句是順序執(zhí)行的。進(jìn)程語句的基本格式如下:[進(jìn)程名:]process[(敏感信號(hào)表)]進(jìn)程說明部分;

begin順序語句1;

順序語句2;

順序語句3; …endprocess[進(jìn)程名];

項(xiàng)目4VHDL程序的平行語句進(jìn)程語句說明:進(jìn)程語句中的進(jìn)程名是進(jìn)程語句的標(biāo)識(shí)符,它是一個(gè)可選項(xiàng);敏感信號(hào)列表至少需要有一個(gè)敏感信號(hào),否則,該進(jìn)程將被永遠(yuǎn)掛起;也可以使用wait語句來代替敏感信號(hào)列表。process語句有如下特點(diǎn):①可以和其他進(jìn)程語句同時(shí)執(zhí)行,并可以存取結(jié)構(gòu)體和實(shí)體中所定義的信號(hào)。②進(jìn)程內(nèi)部的所有語句都按照順序執(zhí)行。③為啟動(dòng)進(jìn)程,在進(jìn)程中必須包含一個(gè)敏感信號(hào)的列表或wait語句。④進(jìn)程之間可通過信號(hào)實(shí)現(xiàn)通信。

項(xiàng)目4VHDL程序的平行語句【例4.3】用進(jìn)程語句描述一個(gè)按BCD碼計(jì)數(shù)的六十進(jìn)制計(jì)數(shù)器項(xiàng)目4VHDL程序的平行語句BCD碼計(jì)數(shù)的六十進(jìn)制計(jì)數(shù)器VHDL程序包含了三個(gè)進(jìn)程p1、p2、p3,三個(gè)進(jìn)程并行執(zhí)行?!纠?.3】用進(jìn)程語句描述一個(gè)按BCD碼計(jì)數(shù)的六十進(jìn)制計(jì)數(shù)器項(xiàng)目4VHDL程序的平行語句p1進(jìn)程為十進(jìn)制計(jì)數(shù)器,計(jì)數(shù)脈沖“clk”上升沿時(shí),計(jì)數(shù)值發(fā)生改變?!纠?.3】用進(jìn)程語句描述一個(gè)按BCD碼計(jì)數(shù)的六十進(jìn)制計(jì)數(shù)器項(xiàng)目4VHDL程序的平行語句p2進(jìn)程為六進(jìn)制計(jì)數(shù)器,每當(dāng)個(gè)位數(shù)計(jì)數(shù)到9時(shí),在計(jì)數(shù)脈沖“clk”下一周期的上升沿,十位數(shù)計(jì)數(shù)器進(jìn)行計(jì)數(shù);p2進(jìn)程需要用到p1的個(gè)位計(jì)數(shù)值,進(jìn)程間的通訊通過信號(hào)“bcd_1_n”進(jìn)行?!纠?.3】用進(jìn)程語句描述一個(gè)按BCD碼計(jì)數(shù)的六十進(jìn)制計(jì)數(shù)器項(xiàng)目4VHDL程序的平行語句p3進(jìn)程為產(chǎn)生進(jìn)位信號(hào)的進(jìn)程,當(dāng)個(gè)位數(shù)為9、十位數(shù)為5時(shí),在計(jì)數(shù)脈沖“clk”下一周期的上升沿,產(chǎn)生一個(gè)進(jìn)位信號(hào)。p3進(jìn)程需要用到p1的個(gè)位計(jì)數(shù)值和p2的十位計(jì)數(shù)值。進(jìn)程間的通訊通過信號(hào)“bcd_1_n”、“bcd_10_n”進(jìn)行。【例4.3】用進(jìn)程語句描述一個(gè)按BCD碼計(jì)數(shù)的六十進(jìn)制計(jì)數(shù)器BCD碼計(jì)數(shù)的六十進(jìn)制計(jì)數(shù)器的VHDL程序功能仿真波形,如圖4.19所示。項(xiàng)目4VHDL程序的平行語句圖4.9BCD碼計(jì)數(shù)的六十進(jìn)制計(jì)數(shù)器仿真波形圖項(xiàng)目4簡(jiǎn)易電子琴編程下載編程下載的目的是將設(shè)計(jì)所生成的文件通過計(jì)算機(jī)下載到目標(biāo)器件,驗(yàn)證設(shè)計(jì)是否滿足實(shí)際要求或能否在實(shí)際中應(yīng)用。簡(jiǎn)易電子琴硬件測(cè)試基于EP4CE6E22C8-FPGA最小系統(tǒng)板,用2個(gè)按鈕開關(guān)的組合控制大調(diào)的不同八度音輸入;7個(gè)按鈕開關(guān)控制同一八度音的7個(gè)音符輸入;用3LED表示發(fā)出音符不同八度音,用共陰數(shù)碼顯示音符的簡(jiǎn)譜值,用蜂鳴器發(fā)聲。項(xiàng)目4簡(jiǎn)易電子琴編程下載1.簡(jiǎn)易電子琴控制器基于FPGA利用VHDL程序設(shè)計(jì)完成的簡(jiǎn)易電子琴控制器輸入輸出端口,如圖4.13所示?!綾lk】為系統(tǒng)時(shí)鐘信號(hào)輸入端,與FPGA最小系統(tǒng)板所提供的50MHz時(shí)鐘信號(hào)相連接?!緆ey[8..0]】為琴鍵信號(hào)輸入端【smg[6..0]】為簡(jiǎn)譜值顯示信號(hào)輸出端【led[2..0]】為高低音指示信號(hào)輸出端【speaker】為音頻信號(hào)輸出端硬件電路連接圖4.13簡(jiǎn)易電子琴控制器輸入輸出端口項(xiàng)目4簡(jiǎn)易電子琴編程下載2.輸入電路選擇按鈕開關(guān)b7-b1作為同一八度音的7個(gè)音符的琴鍵;按鈕開關(guān)c2、c1組合控制大調(diào)的不同八度音。簡(jiǎn)易電子琴輸入原理圖如圖4.14所示。圖4.14簡(jiǎn)易電子琴輸入原理圖項(xiàng)目4簡(jiǎn)易電子琴編程下載圖4.15簡(jiǎn)易電子琴輸入PCB圖2.輸入電路選擇按鈕開關(guān)b7-b1作為同一八度音的7個(gè)音符的琴鍵;按鈕開關(guān)c2、c1組合控制大調(diào)的不同八度音。簡(jiǎn)易電子琴輸入PCB圖如圖4.15所示。項(xiàng)目4簡(jiǎn)易電子琴編程下載圖4.16簡(jiǎn)易電子琴輸入模塊實(shí)物圖2.輸入電路選擇按鈕開關(guān)b7-b1作為同一八度音的7個(gè)音符的琴鍵;按鈕開關(guān)c2、c1組合控制大調(diào)的不同八度音。簡(jiǎn)易電子琴輸入模塊實(shí)物圖如圖4.16所示。項(xiàng)目4簡(jiǎn)易電子琴編程下載3.輸出電路輸出用3LED表示發(fā)出音符不同八度音,用數(shù)碼管顯示音符的簡(jiǎn)譜值,用蜂鳴器發(fā)聲。簡(jiǎn)易電子琴輸出原理圖,如圖4.17所示。圖4.17簡(jiǎn)易電子琴輸出原理圖項(xiàng)目4簡(jiǎn)易電子琴編程下載圖4.18簡(jiǎn)易電子琴輸出PCB圖3.輸出電路輸出用3LED表示發(fā)出音符不同八度音,用數(shù)碼管顯示音符的簡(jiǎn)譜值,用蜂鳴器發(fā)聲。簡(jiǎn)易電子琴輸出PCB圖,如圖4.18所示。項(xiàng)目4簡(jiǎn)易電子琴編程下載圖4.19簡(jiǎn)易電子琴輸出模塊實(shí)物圖3.輸出電路輸出用3LED表示發(fā)出音符不同八度音,用數(shù)碼管顯示音符的簡(jiǎn)譜值,用蜂鳴器發(fā)聲。簡(jiǎn)易電子琴輸出模塊實(shí)物圖,如圖4.19所示。項(xiàng)目4簡(jiǎn)易電子琴編程下載4.各元件連接輸入輸出元器件琴鍵按鈕、數(shù)碼管、發(fā)光二極管、蜂鳴器與EP4CE6E22C8-FPGA最小系統(tǒng)板的20×2雙排直插針連接原理圖,如圖4.20所示。圖4.20簡(jiǎn)易電子琴各元件連接原理圖項(xiàng)目4簡(jiǎn)易電子琴編程下載圖4.20

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