數(shù)字電子技術(shù) 課件 第9章 半導(dǎo)體存儲器和PLD

教學(xué)課件數(shù)

字

電

子

技

術(shù)目錄CATALOG第9章半導(dǎo)體存儲器和PLD概

述9.29.3半導(dǎo)體存儲器PLD9.19.4應(yīng)用案例延遲符9.1概述分立元件小規(guī)模集成電路中規(guī)模集成電路大規(guī)模集成電路超大規(guī)模集成電路數(shù)字邏輯器件的發(fā)展：SSIMSILSIVLSI邏輯門、觸發(fā)器、譯碼器、計數(shù)器、寄存器

半導(dǎo)體存儲器、可編程

邏輯器件、微控制器、片上系統(tǒng)SOC延遲符9.1概述大規(guī)模集成電路半導(dǎo)體存儲器可編程邏輯器件微處理器是現(xiàn)代數(shù)字系統(tǒng)特別是計算機(jī)中的重要組成部分之一。它用于存放二進(jìn)制信息，主要以半導(dǎo)體器件為基本存儲單元，用集成工藝制成。是20世紀(jì)70年代發(fā)展起來的一種功能特殊的大規(guī)模集成電路，一種新型邏輯器件，它做為一種通用集成電路產(chǎn)生，其邏輯功能按照用戶對器件編程和設(shè)置來確定。20世紀(jì)70年代初，隨著大規(guī)模集成電路(LSI)的出現(xiàn)并開始商品化，已將原來體積很大的中央處理器(CPU)電路集成在一個面積僅為十幾平方毫米的半導(dǎo)體芯片上，所以一般也將微處理器稱為CPU。1.大規(guī)模和超大規(guī)模集成電路主要有哪幾種？2.可編程邏輯器件有什么優(yōu)點(diǎn)?

3.什么是EDA

技術(shù)？？思考回答9.2半導(dǎo)體存儲器延遲符隨機(jī)存儲器RAM(RandomAccessMemory)：又叫隨機(jī)讀/寫存儲器，可以

讀寫操作，斷電后數(shù)據(jù)丟失。2)斷電后存儲的數(shù)據(jù)隨之消失，具有易失性。

RAM特點(diǎn)：

1)可隨時讀出，也可隨時寫入數(shù)據(jù)；優(yōu)點(diǎn)：讀寫方便，使用靈活。缺點(diǎn)：掉電丟失信息。

靜態(tài)RAM(即StaticRAM，簡稱SRAM)動態(tài)

RAM(即DynamicRAM，簡稱DRAM)9.2半導(dǎo)體存儲器RAM的基本結(jié)構(gòu)延遲符CS稱為片選信號，低電平有效。

CS=0時，RAM工作；

CS=1時，所有I/O端均為高阻狀態(tài)，不能進(jìn)行讀/寫操作。R/W稱為讀/寫控制信號。

R/W=1時，執(zhí)行讀操作；

R/W=0時，執(zhí)行寫操作。地址譯碼器是由行和列地址譯碼器組成的，它將外部給出的地址進(jìn)行譯碼。主要由存儲矩陣、地址譯碼器和讀/寫控制電路三部分組成。9.2半導(dǎo)體存儲器延遲符

256×4(256個字，每個字4位)RAM存儲矩陣的示意圖

如果X0＝Y(jié)0＝1，則選中第一個信息單元的4個存儲單元，可以對這4個

存儲單元進(jìn)行讀出或?qū)懭搿?/p>

靜態(tài)SRAMT1～T4組成SR鎖存器，存儲1位二進(jìn)制數(shù)據(jù)。Xi、Yj是分別為行、列選擇線，分別由行譯碼器和列譯碼器輸出。T5、T6為門控管，作模擬開關(guān)使用，用來控制鎖存器與位線接通或斷開。當(dāng)Xi=1時，T5、T6導(dǎo)通，鎖存器與位線接通；當(dāng)Xi=0時，T5、T6截止，鎖存器與位線斷開。T7、T8是列存儲單元共用的控制門，用于控制位線與數(shù)據(jù)線的接通或斷開，由列選擇線Yj控制。存儲單元能夠進(jìn)行讀/寫操作的條件：與它相連的行、列選擇線均為高電平。9.2半導(dǎo)體存儲器

動態(tài)DRAM9.2半導(dǎo)體存儲器位線B使選中行和該列上的單管動態(tài)RAM存儲電路受到驅(qū)動，從而輸出數(shù)據(jù)。通過“行地址譯碼器”使某一條行選線X為高電平，則該行上所有基本存儲單元中的MOS管T導(dǎo)通。刷新放大器便可讀取相應(yīng)電容上的電壓值?？蓪㈦娙萆系碾妷恨D(zhuǎn)換為邏輯“1”或“0”，并控制將其重寫到存儲電容上。9.2半導(dǎo)體存儲器存儲矩陣：由存儲單元按照矩陣的形式排列組成，存儲陣列中若干位二進(jìn)制數(shù)據(jù)組成一組，稱為一個字，一個字中所含的二進(jìn)制數(shù)的位數(shù)稱為字長。輸出緩沖器：與存儲矩陣的輸出位線相連，一是提高存儲器的帶負(fù)載能力，以便驅(qū)動數(shù)據(jù)總線。二是可以實(shí)現(xiàn)輸出狀態(tài)的三態(tài)控制。ROM的基本結(jié)構(gòu)存儲輸出輸出緩沖器存儲矩陣地址譯碼器2n×MM個位線(數(shù)據(jù)線)2n個字線(選擇線)An-1A1A0......W0W1W2n-1DM-1D0D1......三態(tài)控制n個地址輸入存儲容量＝字?jǐn)?shù)×位數(shù)＝2n×M地址譯碼器：對地址輸入代碼進(jìn)行譯碼，生成該地址對應(yīng)存儲單元的控制信號，選通對應(yīng)的存儲單元，將存儲單元的數(shù)據(jù)輸出到輸出緩沖器。只讀存儲器ROM(ReadOnlyMemory)：只能進(jìn)行讀操作，不能進(jìn)行寫操作。斷電后，數(shù)據(jù)不丟失。1K＝210＝1024；1M＝220＝1024K；1G＝230＝l024M。9.2半導(dǎo)體存儲器ROM的工作原理字線與位線的交叉處有二極管相當(dāng)存1，無二極管相當(dāng)存0。字線與位線的交叉處，存儲1位二值代碼(0或1)叫存儲單元。存儲單元由二極管、晶體三極管或MOS管構(gòu)成。9.2半導(dǎo)體存儲器字線與位線的交點(diǎn)處有二極管相當(dāng)存1，無二極管相當(dāng)存0。存儲矩陣有存儲單元地址譯碼器9.2半導(dǎo)體存儲器在編程前，存儲矩陣中的全部存儲單元的熔絲都是連通的，即每個單元存儲的都是1。用戶可根據(jù)需要借助一定的編程工具，將某些存儲單元上的熔絲用大電流燒斷，該單元存儲的內(nèi)容就變?yōu)?，此過程稱為編程。熔絲燒斷后不能再接上，故PROM只能進(jìn)行一次編程。熔斷絲位線字線存儲“1”存儲“0”出廠時全部寫“1”寫“0”：二極管永久擊穿寫“0”：燒斷熔絲。寫“1”：不燒斷熔絲。

一次編程性只讀存儲器(PROM)按數(shù)據(jù)編程方式不同分掩模ROM可編程ROM(ProgrammableROM，簡稱PROM)光可擦可編程PROM(ErasablePROM，簡稱EPROM)電可擦除可編程EPROM

(ElectricallyEPROM，簡稱E2PROM)快閃存儲器(FlashMemory)，簡稱閃存編程的數(shù)據(jù)可電擦除，用戶可以多次改寫存儲的數(shù)據(jù)。使用方便。其存儲數(shù)據(jù)在制造時確定，用戶不能改變。用于批量大的產(chǎn)品。其存儲數(shù)據(jù)由用戶編程。但只能寫一次。編程的數(shù)據(jù)可用紫外線擦除，用戶可以多次改寫存儲的數(shù)據(jù)。

具有EPROM的結(jié)構(gòu)簡單、編程可靠的優(yōu)點(diǎn)，又具有E2PROM的在電路中電擦除特性，集成度高。ROM的分類3.

ROM的應(yīng)用用ROM實(shí)現(xiàn)以下邏輯函數(shù)[例

9-1]Y1=

m(2,3,4,5,8,9,14,15）Y2=

m(6,7,10,11,14,15）Y3=

m(0,3,6,9,12,15）Y4=

m(7,11,13,14,15）A1B1C1D1m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15Y2Y3Y4Y1地址譯碼器編碼器用可編程ROM實(shí)現(xiàn)組合邏輯函數(shù)【例9-2】試用可編程ROM實(shí)現(xiàn)下列邏輯函數(shù)解：(1)將函數(shù)化為標(biāo)準(zhǔn)與—或式。(2)畫陣列圖

A1B1C1m0m1m2m3m4m5m6m7Y1Y23．ROM的應(yīng)用與Y1

相應(yīng)的存儲單元中，字線m1、m4、m5、m6

對應(yīng)的存儲單元應(yīng)為1，畫

；與Y2

相應(yīng)的存儲單元中，字線m3、m5、m6、m7

對應(yīng)的存儲單元應(yīng)為1，畫

?！纠?-3】試用ROM實(shí)現(xiàn)兩個兩位二進(jìn)制數(shù)的乘法運(yùn)算。解：(1)設(shè)這兩個乘數(shù)為A1A0和B1B0，積為L3L2L1L0，列出乘法表。0000000100100011010001010110011110001001101010111100110111101111A1A0B1B0L3L2L1L000000000000000000000000100100011000000100100011000000011011010012位二進(jìn)制數(shù)的乘法表(2)畫出實(shí)現(xiàn)兩位二進(jìn)制數(shù)乘法的簡化陣列圖。延遲符RAM與ROM的比較相同處★

都含有地址譯碼器和存儲矩陣★

尋址原理相同

相異處★

ROM的存儲矩陣是或陣列，是組合邏輯電路。

ROM工作時只能讀出不能寫入。掉電后數(shù)據(jù)

不會丟失?！?/p>

RAM的存儲矩陣由觸發(fā)器或動態(tài)存儲單元構(gòu)

成，是時序邏輯電路。RAM工作時能讀出，

也能寫入。讀或?qū)懹勺x/寫控制電路進(jìn)行控制。

RAM掉電后數(shù)據(jù)將丟失。9.2半導(dǎo)體存儲器9.2半導(dǎo)體存儲器

位擴(kuò)展（字長擴(kuò)展）

當(dāng)RAM芯片的容量不能滿足要求時，用幾片RAM芯片組合起來，形成所需容量的存儲器。一片RAM字?jǐn)?shù)夠用而位數(shù)不夠時的容量擴(kuò)展。所需芯片數(shù)量=總存儲容量單片存儲容量

接法：將各RAM芯片的地址線、讀寫控制線、片選線分別對應(yīng)并聯(lián)，

輸入/輸出線并行排列。存儲器的容量擴(kuò)展9.2半導(dǎo)體存儲器將地址線、讀／寫線和片選線對應(yīng)地并聯(lián)在一起輸入／輸出（I/O）分開使用作為字的各個位線用8片1024(1K)×1的RAM可構(gòu)成1024×8的RAM的電路如圖所示。

位擴(kuò)展（字長擴(kuò)展）

9.2半導(dǎo)體存儲器

字?jǐn)U展（字?jǐn)?shù)擴(kuò)展）

一片RAM位數(shù)夠用而字?jǐn)?shù)不夠時的容量擴(kuò)展。所需芯片數(shù)量=總存儲容量單片存儲容量增加的地址變量數(shù)=擴(kuò)展后總的地址變量數(shù)－單片的地址變量數(shù)增加的地址變量作為總地址變量中的高位地址變量，控制各存儲芯片依次輪流工作。

接法：(1)以增加的地址變量控制各存儲芯片的

端(2)將各片的低位地址線、讀寫線、輸入/輸出線分別并聯(lián)。9.2半導(dǎo)體存儲器

字?jǐn)U展（字?jǐn)?shù)擴(kuò)展）

輸入／輸出（I/O）線并聯(lián)要增加的地址線A8～A9與譯碼器的輸入相連，譯碼器的輸出分別接至4片RAM的片選控制端用256×8位的RAM組成一個1024×8位的RAM。9.2半導(dǎo)體存儲器[例9-4]用1024×4位的RAM組成一個2048×4位的RAM。[解]

所需芯片的數(shù)量=2048×4位1024×4位=2片(1)計算所需RAM芯片數(shù)(2)擴(kuò)展后RAM的容量為2048×4位，因211=2048，有11位地址A0~A10

；

單片RAM的容量為1024×4位，因210=1024，有10位地址A0~A9

。擴(kuò)展時需增加一個高位地址A10?？刂普嬷当鞟10010110各RAM芯片的片選表達(dá)式為：附加一個非門連接2個芯片的片選端，

將2個芯片的地址線、讀/寫控制線、輸入/輸出線分別并聯(lián)。9.2半導(dǎo)體存儲器I/O3I/O2I/O1I/O0A10……A9A1A0

1.說出PROM、EPROM、E2PROM、FlashMemory只讀存儲器各自的特點(diǎn)。檢驗(yàn)學(xué)習(xí)結(jié)果3.DRAM為什么需要經(jīng)常刷新？4.在什么情況下需要擴(kuò)展內(nèi)存？擴(kuò)展內(nèi)存需要注意哪些問題？

2.ROM和RAM有什么相同和不同之處？它們各適用于哪些場合？

可編程邏輯器件(PLD)：是20世紀(jì)70年代誕生的一種邏輯器件，其特點(diǎn)是器件的邏輯結(jié)構(gòu)和功能可由用戶編程決定?？删幊踢壿嬈骷姆诸惖兔芏瓤删幊踢壿嬈骷?LDPLD)高密度可編程邏輯器件(HDPLD)可編程邏輯器件(PLD)PROMPLAPALGALEPLDCPLDFPGA9.3可編程邏輯器件PLD9.3可編程邏輯器件PLD01縮短設(shè)計周期降低設(shè)計風(fēng)險06可以加密和重新編程05降低系統(tǒng)成本03增強(qiáng)邏輯設(shè)計的靈活性04簡化系統(tǒng)設(shè)計提高系統(tǒng)速度02

減少系統(tǒng)的硬件規(guī)模20世紀(jì)70年代初20世紀(jì)70年代末20世紀(jì)80年代初20世紀(jì)80年代中期20世紀(jì)80年代末可編程只讀存儲器(PROM)和現(xiàn)場可編程邏輯陣列(PLA)的出現(xiàn)，標(biāo)志著PLD的誕生。

AMD公司對PLA進(jìn)行了改進(jìn)，推出了PAL。Lattice公司在PAL的基礎(chǔ)上，又發(fā)展了一種通用陣列邏輯GAL。Lattice和Xilinx公司分別推出了CPLD和FPGA。Altera公司推出了EPLD器件?？?/p>

編

程

邏

輯

器

件的發(fā)展9.3可編程邏輯器件PLD20世紀(jì)90年代后可編程邏輯器件的規(guī)模超過了百萬邏輯門，并且出現(xiàn)了片上系統(tǒng)。9.3可編程邏輯器件PLD輸入電路：輸入電路由輸入緩沖器構(gòu)成，增強(qiáng)輸入信號的驅(qū)動能力，為與陣列提供互補(bǔ)的

原變量和反變量。與

陣

列：與陣列由若干與門組成。其作用是選擇輸入信號，并進(jìn)行與操作，生成乘積項(xiàng)。輸出電路：一般含有三態(tài)門，可通過三態(tài)門控制數(shù)據(jù)直接輸出或反饋到輸入端，從而實(shí)現(xiàn)組合

邏輯電路或時序邏輯電路，或

陣

列：或陣列由若干或門組成。其作用是選擇乘積項(xiàng)，并進(jìn)行或操作，生成與或表達(dá)式。PLD的基本結(jié)構(gòu)(1)中大規(guī)模集成電路中門電路的簡化畫法固定連接，不可編程可編程連接，可以通過編程將其斷開不連接，斷開

9.3可編程邏輯器件PLD

PLD的表示法

ABDY&ABCY≥1ABDC與門BACD或門AY=AY=AAZ=AY=AAYA1A1YA1YZ(2)緩沖器同相輸出反相輸出互補(bǔ)輸出

低密度可編程邏輯器件的集成密度小于每片1000個等效門，它主要包括PROM、PLA、PAL、GAL四種。低密度可編程邏輯器件

1．可編程只讀存儲器(PROM)與陣列固定，或陣列可編程(PROM)2．可編程邏輯陣列(PLA）與陣列、或陣列均可編程(PLA)由PLA實(shí)現(xiàn)的函數(shù)式是最簡“與-或”表達(dá)式:1)PLA有一個與陣列構(gòu)成的地址譯碼器，是一個

非完全譯碼器；2)PLA中存儲信息是經(jīng)過化簡、壓縮后裝入的；3)PLA中，與陣列編程產(chǎn)生變量最少的與項(xiàng)，

或陣列編程完成相應(yīng)最簡與項(xiàng)之間的或運(yùn)算

并產(chǎn)生輸出。節(jié)省了與項(xiàng)線數(shù)，提高了芯片

面積有效利用率，工作速度快，節(jié)省硬件，

有極大的靈活性，然而這種結(jié)構(gòu)編程困難，

且造價昂貴。[例9-5]試用PLA產(chǎn)生一組邏輯函數(shù)。解：(1)由于PLA的“與”陣列和“或”陣列均可編程。因此，需將Y0~Y2的“與或”邏輯函數(shù)式化簡，然后分別對其“與”陣列和“或”陣列進(jìn)行編程。1A1B1C1DY0Y1Y2可編程“與”陣列可編程“或”陣列用PLA實(shí)現(xiàn)邏輯函數(shù)的基本原理是基于函數(shù)的最簡與或表達(dá)式。(2)畫出化簡后的PLA陣列圖，與PROM

陣列的編程相比PLA的編程簡捷得多?；?．可編程陣列邏輯(PAL)與陣列可編程，或陣列固定。

4．通用陣列邏輯(GAL)

通用陣列邏輯GAL器件的基本結(jié)構(gòu)與PAL相同，與陣列可編程，或陣列固定。但它和PAL不同在于GAL器件的輸出端設(shè)置了可編程的輸出邏輯宏單元OLMC，通過編程可以將OLMC設(shè)置成不同的輸出方式。另外它采用了E2PROM工藝制作，可以用電信號擦除并反復(fù)編程上百次。這樣GAL取代了大部分PAL器件。ABC××××××××××××××××××××××××××××××××××××OLMCOLMCOLMC與陣列或陣列輸出邏輯宏單元高密度可編程邏輯器件

高密度可編程邏輯器件的集成密度大于每片1000個等效門，它主要包括EPLD、CPLD和FPGA三種。

1．可擦除可編程邏輯器件(EPLD)20世紀(jì)80年代中期由Altera公司推出第一代高密度PLD產(chǎn)品，采用CMOS工藝制作，其集成度比PAL、GAL高得多，達(dá)到1萬門以上。EPLD可看作高集成度的GAL，與GAL相比，大量增加了OLMC的數(shù)目，并且增加了對OLMC中寄存器的異步復(fù)位和異步置位功能，因此使用更靈活，不僅可靠性更高，可以改寫，而且集成度更高，造價更便宜，缺點(diǎn)是內(nèi)部互連性較差，F(xiàn)PGA出現(xiàn)后它曾受到?jīng)_擊，直到CPLD出現(xiàn)后才有所改變。2．復(fù)雜可編程邏輯器件(CPLD)CPLD是在EPLD基礎(chǔ)上發(fā)展起來的器件。與EPLD相比，它增加了內(nèi)部連線