EDA技術(shù)VHDL試卷及答案

班級(jí)學(xué)號(hào)姓名密封線內(nèi)不得答題PAGE第1頁(yè)（共3頁(yè)）一、單項(xiàng)選擇題（30分）１．以下描述錯(cuò)誤的是CA.QuａrtusIＩ是Ａltera提供的FPGA/CＰLD集成開(kāi)發(fā)環(huán)境B．Aｌtｅra是世界上最大的可編程邏輯器件供應(yīng)商之一Ｃ.MＡX＋plusIＩ是Ａlterａ前一代FPGA/CＰLD集成開(kāi)發(fā)環(huán)境QuartusIＩ的更新?lián)Q代新產(chǎn)品D.QｕarｔusII完全支持VＨDL、Verilog的設(shè)計(jì)流程２.以下工具中屬于FＰGＡ／CＰLＤ開(kāi)發(fā)工具中的專用綜合器的是ＢA．MoｄeｌSimB.LeoｎardｏＳpecｔｒumC.AｃtiｖeHＤＬD.QｕarｔusIＩ3．以下器件中屬于Xilｉnx公司生產(chǎn)的是CＡ.ｉspLSI系列器件B．MAX系列器件C.XＣ９500系列器件Ｄ．FLＥＸ系列器件4．以下關(guān)于信號(hào)和變量的描述中錯(cuò)誤的是ＢA.信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象,它的性質(zhì)類似于連接線B．信號(hào)的定義范圍是結(jié)構(gòu)體、進(jìn)程/／在整個(gè)結(jié)構(gòu)體的任何地方都能使用C.除了沒(méi)有方向說(shuō)明以外,信號(hào)與實(shí)體的端口概念是一致的D．在進(jìn)程中不能將變量列入敏感信號(hào)列表中5.以下關(guān)于狀態(tài)機(jī)的描述中正確的是BA.Mooｒｅ型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)和所有輸入的函數(shù)//Mealｙ型狀態(tài)機(jī)其輸出信號(hào)是當(dāng)前狀態(tài)和當(dāng)前輸入的函數(shù)B.與Moorｅ型狀態(tài)機(jī)相比，Ｍealy型的輸出變化要領(lǐng)先一個(gè)時(shí)鐘周期C.Meａly型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)的函數(shù)D.以上都不對(duì)6．下列標(biāo)識(shí)符中,B是不合法的標(biāo)識(shí)符。A.ＰＰ0??B.ＥNDC.Ｎｏt_Aｃk??D．sig7．大規(guī)?？删幊唐骷饕蠪PＧA、ＣPLD兩類,下列對(duì)CPLＤ結(jié)構(gòu)與工作原理的描述中,正確的是C。A/／.ＦPGA即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱CPLD復(fù)雜可編程邏輯器件B.CPLＤ是基于查找表結(jié)構(gòu)的可編程邏輯器件C．早期的CPLＤ是從GAL的結(jié)構(gòu)擴(kuò)展而來(lái)D．在Ａltｅra公司生產(chǎn)的器件中，F(xiàn)LEX１0K系列屬ＣＰLD結(jié)構(gòu)８.綜合是EＤA設(shè)計(jì)流程的關(guān)鍵步驟,在下面對(duì)綜合的描述中,D是錯(cuò)誤的。A.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程B．綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的,可與FＰＧＡ／ＣＰＬD的基本結(jié)構(gòu)相映射的網(wǎng)表文件C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束D．綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程,并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）9.嵌套使用ＩF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)A。A．帶優(yōu)先級(jí)且條件相與的邏輯電路B．條件相或的邏輯電路C．三態(tài)控制電路D．雙向控制電路10．在ＶHDＬ語(yǔ)言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是Ｄ。A．iｆclk'eｖenｔaｎdcｌk＝‘1’thenB．iffaｌｌing_edge(clｋ）ｔｈenC．ifclk’evenｔandｃｌk=‘０’ｔｈenＤ．iｆｃｌk’staｂｌeandnotclk=‘1’then11．下列那個(gè)流程是正確的基于ＥＤA軟件的FPGA/CPLD設(shè)計(jì)流程ＢA．原理圖/HDＬ文本輸入→適配→綜合→功能仿真→編程下載→硬件測(cè)試B．原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試C.原理圖/ＨDL文本輸入→功能仿真→綜合→編程下載→→適配硬件測(cè)試;D．原理圖/ＨDＬ文本輸入→功能仿真→適配→編程下載→綜合→硬件測(cè)試12.在ＶＨDL語(yǔ)言中，下列對(duì)進(jìn)程（PＲOCESS)語(yǔ)句的語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則的描述中，正確的是A。Ａ.PROＣＥＳS為一無(wú)限循環(huán)語(yǔ)句;敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程,執(zhí)行完成后,等待下一次進(jìn)程啟動(dòng)Ｂ.敏感信號(hào)參數(shù)表中，應(yīng)列出進(jìn)程中使用的所有輸入信號(hào)C．進(jìn)程由說(shuō)明部分、結(jié)構(gòu)體部分、和敏感信號(hào)參數(shù)表三部分組成D.當(dāng)前進(jìn)程中聲明的變量也可用于其他進(jìn)程13.下列語(yǔ)句中,不屬于并行語(yǔ)句的是B Ａ．進(jìn)程語(yǔ)句?B.CASE語(yǔ)句順序語(yǔ)句 C.元件例化語(yǔ)句 D．WHEN…ELSＥ…語(yǔ)句１4．VHDL語(yǔ)言共支持四種常用庫(kù)，其中哪種庫(kù)是用戶的VＨDＬ設(shè)計(jì)現(xiàn)行工作庫(kù)D A.IEEE庫(kù)?B．VIＴAＬ庫(kù) Ｃ.STD庫(kù) Ｄ.WORK庫(kù)15．VＨＤL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言;一個(gè)設(shè)計(jì)實(shí)體（電路模塊)包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述D設(shè)計(jì)實(shí)體內(nèi)部結(jié)構(gòu)和外部設(shè)計(jì)實(shí)體端口的邏輯關(guān)系A(chǔ).器件外部特性Ｂ.器件的綜合約束C.器件外部特性與內(nèi)部功能D．器件的內(nèi)部功能二、EDA名詞解釋，寫出下列縮寫的中文含義(10分)1.CＰＬD：復(fù)雜可編程邏輯器件2．AＳIC：專用集成電路3．LUT:查找表4.ＥDＡ:電子設(shè)計(jì)自動(dòng)化5．ROM:只讀存儲(chǔ)器三、程序填空題(20分）以下是一個(gè)模為24(0～23)的8４21BCD碼加法計(jì)數(shù)器ＶHDL描述,請(qǐng)補(bǔ)充完整LＩBRAＲＹIEEE；USEIEEE.ＳTD_ＬＯGIC＿1164.ALL；ENTITYtbISＰＯRT(CLK：INSTＤ_LＯGIＣ;SHI,ＧＥ:OUTＩNＴＥGERRAＮＧE０TＯ9）;ＥND;ARCHITECTUREbｈvOFtbＩSSIGＮALSHI１,GE１：IＮTEＧERRANGE０TO9;BEGIＮ PROＣＥSS(CLK)BＥＧIＮ?ＩFCLK'EVENTAＮDCLK='1'ｔｈｅn IFGＥ1=９THEN?GE1<＝0；SHI1<=SHI1＋１；ELSIFSHＩ1=2AＮDGＥ1＝３ＴHENSHI1<＝0;GE１<=0;ELSＥGE1＜=GE１＋1;ＥNDIF; ENDIＦ;EＮDPROCＥSS；GE<=GＥ1;SＨI<=SHI１;ＥNDbhv;四、程序改錯(cuò)題（仔細(xì)閱讀下列程序后回答問(wèn)題，12分）1LIBRARYIＥEE;2ＵSＥIEEE.STD_LOGIC_１164.ALL;３ＵSEIEEE.ＳTD_LOGIC＿UNSIGNED.ALL;4ENＴＩTＹgcＩS5POＲT(CLＫ:INSTD_LOGIC;6Q:OUTＳＴD_LＯGＩC_VECTOR(3ＤＯWNTO0)）;7ENDgc；８AＲCＨIＴECTUREｂｈｖＯFｇｃＩS9?SIGNＡLQ1:RＡNＧＥ0TＯ9;１0BEＧIＮ１1 ＰROCＥSS(cｌk,Q)12BEGＩN13 IＦRＩSＩNG_ＥDGE(CＬＫ)TＨEN14IＦQ１<"10０１＂TＨEN15?Q1<=Q１+1；16?ELＳE17Q１<＝(OTＨERS=＞＇0');１8?ENDIF；1９ENDIF;2０ENＤＰROCESS;21?Q<=Q1;22ENDｂhｖ；程序編譯時(shí),提示的錯(cuò)誤為：Eｒror：Line9:Filee:\mywork\ｔest＼ｇc.vｈd:VＨDＬsyntaxｅｒｒor:sｕbｔypeiｎdicationmusｔｈaｖeresolｕtｉｏnfunｃtiｏnorｔypemark,butfoundＲANGＥinsteadEｒｒor：Ｌine1１:Fiｌee:＼ｍｙwork＼test＼ｇc.vhｄ:iｎtｅｒfaceDeclａrａt(yī)ｉonerｒoｒ:can'ｔreadport"Q"ofｍｏdeOＵT請(qǐng)回答問(wèn)題:在程序中存在兩處錯(cuò)誤,試指出并修改正確(如果是缺少語(yǔ)句請(qǐng)指出應(yīng)該插入的行號(hào)）答:（1）第9行有誤，SIGNALQ1:RANＧＥ0TO9數(shù)據(jù)類型有誤，應(yīng)該改成SIGNAＬQ1:STD_LＯGIC_ＶＥCTＯR(3DＯＷNTO0)(２)第1１行有誤,敏感信號(hào)列表中不能出現(xiàn)輸出端口,應(yīng)該改成PRＯCESＳ(clk)五、(28分)1.試用VＨDＬ描述一個(gè)外部特性如圖所示的D觸發(fā)器。(１0分）參考程序如下:LIBRARYＩＥＥE;USEIEEＥ．STD＿ＬOＧIC_１1６4．AＬL；ENTIＴYmｙdfｆＩSPOＲＴ（CLK:INＳTD_ＬOGIC；D:IＮSTＤ＿LOGＩC;Q:OＵTＳTD_LOGIC);ＥＮＤ;ARCＨITEＣＴUREｂｈｖOFmyｄffISBEGＩNPRＯCESS(CLK)BEGＩNIFCLK'EVＥNＴANDＣLK＝'1＇THENQ<=D；ENDIＦ；ENDPROＣESS;END;2．下圖為某一狀態(tài)機(jī)對(duì)應(yīng)的狀態(tài)圖,試用VHDL語(yǔ)言描述這一狀態(tài)機(jī)。（18分)參考程序如下：LIBRARYIEEE；USＥIEEE.ＳＴＤ_ＬＯGIＣ＿１164.ALL；ENTITYＦSM２ＩSPORT(clｋ,ｒeｓｅt，in１：ＩNSTD＿LOGIC；ouｔ１：ＯUTSTD＿ＬOGIC_VECTOR（3ｄｏwntｏ０));EＮD；ARCHITＥＣTURＥbhvOＦFSＭ2ISＴYPEstａt(yī)e_typeIS（s0,ｓ１，s2,s３);SＩGNＡLcuｒｒeｎt_state,nｅｘｔ_staｔｅ:sｔatｅ_tｙpe;BEＧINP1：PROＣＥＳS(ｃｌk,reset)BEGINIFｒeｓｅt=‘1’EＬSIFclk='1'ＡＮDｃlk＇EVENTTHENcｕrreｎｔ_sｔatｅ<=next＿stａt(yī)e;ＥNDIF;ENDPROCEＳS;P2：PＲOCEＳS（currｅnt_sｔate)ＢEＧＩＮcasｅcurrent＿staｔｅisWHENs0=>IFiｎ1=‘1’ELSEneｘｔ_ｓｔate<=s０;ENＤIＦ；ＷＨＥNs１＝>IFin1='0'TＨＥNｎext_sｔatｅ<=S2；ELSEｎeｘt_staｔe＜=s１;ＥNDIＦ;WHENｓ2＝>IFin1='１'ＴHENneｘｔ＿state＜=Ｓ3;ELSEnexｔ_ｓｔaｔe<＝s2;ENDＩF;WHENs３=>IＦin1='0'ＴHＥNneｘｔ＿stａt(yī)e＜=S0；ＥＬSＥｎext_stａt(yī)e<＝s3;ENＤIF;endcａｓe；ENDＰＲＯCESS;ｐ3:PRＯCＥSＳ（ｃuｒrｅnt_stａt(yī)e)BＥGINcａsecuｒｒent＿sｔatｅｉsＷHENs0=>ＩＦin1=‘1’THＥNoｕｔ1<=“1001ELＳEouｔ１<="0000"；EＮDIF;WＨEＮs1=>IＦiｎ1=＇0'TＨＥNｏｕｔ1<＝"110