基于ARM的RID讀寫器基帶控制電路設(shè)計

第一章緒論1.1研究背景隨著物聯(lián)網(wǎng)技術(shù)的蓬勃發(fā)展，射頻識別（RID）技術(shù)作為物聯(lián)網(wǎng)體系中的關(guān)鍵組成部分，其應(yīng)用范圍正在不斷擴(kuò)大。RID技術(shù)以其非接觸式、高效率、高可靠性的特性，在物流、交通、門禁、支付等眾多領(lǐng)域發(fā)揮著重要作用。然而，隨著應(yīng)用場景的復(fù)雜化和多樣化，對RID讀寫器的性能要求也越來越高?；鶐Э刂齐娐纷鳛镽ID讀寫器的核心組成部分，其設(shè)計直接影響到RID系統(tǒng)的穩(wěn)定性和數(shù)據(jù)傳輸效率。傳統(tǒng)的基帶控制電路設(shè)計往往存在功耗高、抗干擾能力弱等問題，難以滿足現(xiàn)代物聯(lián)網(wǎng)應(yīng)用的需求。因此，研究一種高效、穩(wěn)定、低功耗的基帶控制電路設(shè)計方案，對于推動RID技術(shù)的發(fā)展具有重要意義。ARM架構(gòu)作為一種廣泛應(yīng)用的處理器架構(gòu)，以其高性能、低功耗、易于集成等優(yōu)點，在嵌入式系統(tǒng)領(lǐng)域占據(jù)了重要地位。將ARM架構(gòu)應(yīng)用于RID讀寫器的基帶控制電路設(shè)計，可以有效提高讀寫器的處理速度、降低功耗，并增強(qiáng)系統(tǒng)的穩(wěn)定性和可靠性?；谝陨媳尘埃狙芯恐铝τ谠O(shè)計一種基于ARM的RID讀寫器基帶控制電路。通過深入研究RID技術(shù)的工作原理和基帶控制電路的功能需求，結(jié)合ARM架構(gòu)的優(yōu)勢，提出一種高效、穩(wěn)定、低功耗的基帶控制電路設(shè)計方案。該設(shè)計旨在提高RID讀寫器的性能，滿足現(xiàn)代物聯(lián)網(wǎng)應(yīng)用的需求，推動RID技術(shù)的進(jìn)一步發(fā)展[1]。1.2研究意義隨著物聯(lián)網(wǎng)技術(shù)的快速發(fā)展，射頻識別（RID）技術(shù)作為物聯(lián)網(wǎng)的關(guān)鍵組成部分，已經(jīng)廣泛應(yīng)用于物流、倉儲、門禁、支付等眾多領(lǐng)域。RID讀寫器作為RID技術(shù)的核心設(shè)備，其性能直接影響到整個系統(tǒng)的穩(wěn)定性和效率。因此，研究和設(shè)計一種高效、穩(wěn)定的RID讀寫器基帶控制電路具有重要的理論和實踐意義。首先，基于ARM的RID讀寫器基帶控制電路設(shè)計有助于提高識別效率和數(shù)據(jù)傳輸穩(wěn)定性。ARM架構(gòu)以其高性能、低功耗的特點，為RID讀寫器提供了強(qiáng)大的處理能力。通過優(yōu)化基帶控制電路的設(shè)計，可以實現(xiàn)更快速、更穩(wěn)定的數(shù)據(jù)傳輸，提高RID讀寫器的識別效率和準(zhǔn)確性，為物聯(lián)網(wǎng)應(yīng)用提供可靠的數(shù)據(jù)支持。其次，該研究有助于推動物聯(lián)網(wǎng)技術(shù)的創(chuàng)新和發(fā)展。RID技術(shù)作為物聯(lián)網(wǎng)的重要組成部分，其性能的提升對于推動整個物聯(lián)網(wǎng)技術(shù)的發(fā)展具有重要意義。通過設(shè)計高效、穩(wěn)定的RID讀寫器基帶控制電路，可以進(jìn)一步拓展RID技術(shù)的應(yīng)用范圍，提升物聯(lián)網(wǎng)系統(tǒng)的整體性能，推動物聯(lián)網(wǎng)技術(shù)的廣泛應(yīng)用和普及。此外，該研究還具有重要的經(jīng)濟(jì)價值。隨著物聯(lián)網(wǎng)市場的不斷擴(kuò)大，RID讀寫器的需求也在不斷增加。設(shè)計一種高效、穩(wěn)定的RID讀寫器基帶控制電路，不僅可以滿足市場需求，還可以提升企業(yè)的競爭力，為企業(yè)創(chuàng)造更多的商業(yè)價值。綜上所述，基于ARM的RID讀寫器基帶控制電路設(shè)計的研究具有重要的理論和實踐意義，有助于推動物聯(lián)網(wǎng)技術(shù)的創(chuàng)新和發(fā)展，提升物聯(lián)網(wǎng)系統(tǒng)的性能，促進(jìn)物聯(lián)網(wǎng)技術(shù)的廣泛應(yīng)用和普及[2]。

第二章基于ARM的RFID讀寫器技術(shù)基礎(chǔ)理論2.1RFID系統(tǒng)工作原理如圖2-1所示，RFID系統(tǒng)由上位機(jī)、讀寫器和標(biāo)簽組成。圖2-1RFID系統(tǒng)組成上位機(jī)主要負(fù)責(zé)讀取器與標(biāo)簽間的正向通訊，并對讀取器傳回的標(biāo)簽資料進(jìn)行管理。讀取器一般包含基帶處理電路，射頻前端電路，以及一根天線，它用來接受來自主機(jī)的控制指令，按照指令將有關(guān)的內(nèi)容編碼，然后將其傳送到標(biāo)簽上，并將其傳送到標(biāo)簽上，再將其處理之后，再將其傳回到主機(jī)，由其進(jìn)行儲存與解析，從而實現(xiàn)與標(biāo)簽之間的雙向通訊。電子標(biāo)簽一般由芯片、天線及耦合部件構(gòu)成，其中芯片主要由能量采集電路、調(diào)制解調(diào)器、數(shù)字邏輯單元以及內(nèi)存等部件構(gòu)成，每一個標(biāo)簽具有獨特的標(biāo)識代碼，其作用是對讀取器所發(fā)送的指令進(jìn)行解析，并按照指令的內(nèi)容將自身需要的信息反饋回來。RFID系統(tǒng)工作于860Mhz至960Mhz，讀取器與標(biāo)簽之間的正向鏈路，讀取器先將未調(diào)制的RF訊號發(fā)射至標(biāo)簽，再偵測其背向散射反應(yīng)，將其轉(zhuǎn)換為內(nèi)部工作所需要的電能，再由讀寫器將其按規(guī)定頻帶進(jìn)行調(diào)制，再由讀寫器傳輸至標(biāo)簽。在讀寫器的反向鏈路上，在收到讀寫器指示后，標(biāo)簽根據(jù)協(xié)議需求做出應(yīng)答，選擇性地對反饋信息進(jìn)行編碼，以MILLE代碼或FM0代碼來發(fā)送，該MILLE代碼或者FM0代碼被調(diào)制到一個預(yù)定的頻帶。如果讀取器能夠正確地接受和解碼標(biāo)簽的反饋，那么就可以進(jìn)行一次簡單的射頻識別通訊[3]。2.2RFID系統(tǒng)通信協(xié)議ISO/IEC18000-6C是一個制定射頻識別讀寫器與讀寫器通訊規(guī)范的國際標(biāo)準(zhǔn)，可作為射頻識別讀寫器基帶信號處理的數(shù)字電路設(shè)計的借鑒。協(xié)議定義了讀寫器與標(biāo)簽的通訊頻率，編碼模式，調(diào)制模式，數(shù)據(jù)傳輸率等。閱讀器和標(biāo)簽間的通訊為半雙向通訊模式，也就是同步進(jìn)行，只有一個方向的信息交換，在收到指令之后，標(biāo)簽要等到讀取器發(fā)出一個指令，收到指令之后，才會給閱讀器一個對應(yīng)的響應(yīng)信號[4]。表2-1列出了ISO/IEC18000-6C的物理層參數(shù)。表2-1ISO/IEC18000-6C物理層參數(shù)技術(shù)參數(shù)讀寫器到標(biāo)簽標(biāo)簽到讀寫器工作頻段860MHz~960MHz860MHz~960MHz編碼方式PIEMiller/FM0調(diào)制方式DSB-ASK/SSB-ASK/PR-ASKASK、PSK數(shù)據(jù)速率40~160Kbps40~640Kbps數(shù)據(jù)同步同步導(dǎo)引頭校驗方式CRC-16/CRC-5CRC-16

第三章基于ARM的RFID讀寫器基帶控制電路設(shè)計3.1讀寫器基帶信號處理電路系統(tǒng)方案設(shè)計3.1.1方案對比分析基帶信號處理電路是RFID讀寫器中的一個關(guān)鍵部件，它的主要控制模塊負(fù)責(zé)對應(yīng)的數(shù)字電路的處理，并且對需要的射頻裝置進(jìn)行合理的安排，其中包含了對系統(tǒng)的參數(shù)的設(shè)定，對傳輸信號的采樣、編碼、校驗、調(diào)制、解調(diào)和解碼，并且按照協(xié)議的規(guī)定，在一定的時間狀態(tài)下進(jìn)行跳躍，并且還擔(dān)負(fù)著讀取器與外設(shè)或應(yīng)用主機(jī)的接口?；鶐盘柼幚黼娐返囊环N實現(xiàn)方式為：一種是在一個高度集成的MCU,ARM,DSP或FPGA內(nèi)，完成一個基帶信號處理電路的控制和處理；二是將控制單元與處理單元分開，如單片機(jī)+單片機(jī)，單片機(jī)+DSP，單片機(jī)+FPGA,DSP+FPGA，或者ARM+FPGA等分離式結(jié)構(gòu)，前者實現(xiàn)協(xié)議分析、沖突避免等控制單元的作用，而后者則實現(xiàn)編碼、解碼、濾波、校驗等功能。當(dāng)前，在射頻識別讀寫器中，射頻識別芯片的基帶處理電路還沒有一個統(tǒng)一的標(biāo)準(zhǔn)，所以需要對它們進(jìn)行分析和比較[5]。表3-1讀寫器基帶信號處理電路設(shè)計方案對比芯片形式構(gòu)成方式優(yōu)點缺點單片單集成單片機(jī)電路簡單，成本較低速度低，擴(kuò)展能力弱單片單集成ARM可靠性高，速度快成本較高單片單集成DSP算力強(qiáng)，效率高控制、綜合應(yīng)用能力一般單片單集成FPGA頻率高，可重配置成本較高單片雙集成ARM+FPGA一體性強(qiáng)，功耗低資源較少雙片雙集成控制器+MCU電路簡單，成本較低資源較少雙片雙集成控制器+DSP速度快，簡單可靠成本較高雙片雙集成控制器+FPGA拓展性強(qiáng)，功能及資源豐富成本較高，電路較復(fù)雜對行業(yè)內(nèi)各類產(chǎn)品的設(shè)計進(jìn)行了歸納，如表3-1所示。其中，“單片單集成”的方式，因為芯片自身的技術(shù)局限性，導(dǎo)致了它的擴(kuò)展能力不強(qiáng)，復(fù)用性也不高。“單片雙集成”的方案，盡管是異質(zhì)的，但是卻以芯片的大小為代價，犧牲了芯片的資源，從而降低了性能。“雙片雙集成”的解決方案突破了芯片自身大小的局限，使得其在異質(zhì)化的情況下，能夠最大限度地保持芯片的資源與性能，能夠適應(yīng)大多數(shù)的應(yīng)用場合，有著巨大的優(yōu)越性，但是，這種方法的電路設(shè)計比較復(fù)雜，難以嚴(yán)格按照設(shè)計規(guī)范來實施[6]。3.1.2系統(tǒng)指標(biāo)分析射頻識別讀寫器的基帶信號處理電路在實用化過程中，需要具備數(shù)據(jù)采集、處理、存儲、傳輸?shù)榷鄠€功能模塊。要實現(xiàn)射頻識別讀寫器的射頻識別射頻識別系統(tǒng)，并在多種應(yīng)用場合下保持自適應(yīng)能力，就必須確保射頻識別射頻識別射頻識別射頻識別系統(tǒng)的整體性能。使用的處理器必須具有行業(yè)頂級的主頻，并且可以運行Linux等，以便對內(nèi)存、輸入輸出設(shè)備進(jìn)行高效的管理，并且還能夠支持GUI，使其更加豐富和細(xì)致。FPGA需要具備高性能的存儲接口、較高的數(shù)據(jù)帶寬以及更多的邏輯資源，以滿足更高的性能要求。例如，當(dāng)數(shù)據(jù)比特寬度是16比特，傳送速率是1600Mbps時，DDR3界面的數(shù)據(jù)傳送頻寬是16bi=Σ/ts(1600Mbps)3.2GB。同時，該系統(tǒng)還提供了大量的邏輯資源，為實現(xiàn)高復(fù)雜性邏輯的開發(fā)提供了方便，方便了設(shè)計者的調(diào)試與完善[7]。在內(nèi)存和存儲方面，要根據(jù)主控芯片的具體情況來決定。比如，有些國產(chǎn)DDR芯片是按照DDR技術(shù)規(guī)范的，但是因為國外的DDR芯片技術(shù)比較先進(jìn)，而且上市時間也比較早，所以普通的主控芯片都是與國外公司兼容的，比如Sumsung、Micron等，如果直接用國產(chǎn)的DDR芯片，很容易產(chǎn)生不兼容、不穩(wěn)定、系統(tǒng)無法運行等問題。若完全替換國產(chǎn)DDR，則會導(dǎo)致系統(tǒng)不兼容，不穩(wěn)定，系統(tǒng)不能正常工作，所以，考慮到時間及成本，應(yīng)該盡可能選用與之兼容的DDR或eMMC[8]?；谀慰固爻闃釉?，本項目提出了一種基于逆向鏈路（從標(biāo)簽到讀寫器）的逆向鏈路（即從標(biāo)簽到讀寫器）的最大數(shù)據(jù)傳輸率（640Kbps)，其采樣頻率必須達(dá)到2倍以上，但在實際應(yīng)用中，為了確保模數(shù)轉(zhuǎn)換器的采樣率，必須采用較高的采樣倍數(shù)。精確度與用途的差異。舉例說，在640kbps的反向鏈路速率下，要達(dá)到10倍的數(shù)據(jù)過取樣，必須有6.4MSPS來支撐ADC的取樣速率；同時，隨著ADC的分辨位數(shù)的增加，最小信號電平的量化能力也增強(qiáng)，例如10比特分辨率和1.2V的ADC可以量化的最小模擬信號是101.2V/2=0.0012V。2V模數(shù)轉(zhuǎn)換器可量化最小模擬訊號為101.2伏/2=0.0012伏.所以，在實際應(yīng)用中，應(yīng)該盡量選用高采樣率，高分辨率，可調(diào)節(jié)采樣率的模數(shù)轉(zhuǎn)換器。電路的接口資源應(yīng)該盡量豐富，可以很容易地擴(kuò)充，并且可以根據(jù)不同的應(yīng)用需求，在任何時候都能夠進(jìn)行個性化的界面設(shè)計，并且能夠和外部設(shè)備進(jìn)行互動。為此，通過參照行業(yè)內(nèi)各種類型的母板，給出了一個電路系統(tǒng)的函數(shù)和指標(biāo)，見表3-2。表3-2電路系統(tǒng)功能及指標(biāo)類別功能和指標(biāo)操作系統(tǒng)支持Linux系統(tǒng)邏輯開發(fā)支持FPGA開發(fā)模數(shù)轉(zhuǎn)換采樣率100MSPS、分辨率16bit內(nèi)存4GBLPDDR4、4GBDDR4存儲64GB串口支持串口通信功能Type-C支持鏡像下載功能以太網(wǎng)實現(xiàn)有線網(wǎng)絡(luò)通信功能，速率1000MbpsWi-Fi實現(xiàn)無線網(wǎng)絡(luò)通信功能，速率100Mbps拓展接口引出空閑I0，提高拓展性3.1.3處理器與FPGA選型本項目以國產(chǎn)高性能可擴(kuò)展的國產(chǎn)芯片RK3399Pro為主要控制單元，以國產(chǎn)高性能的FPGAPG2T390H為核心，采用“雙芯片雙集成”的結(jié)構(gòu)，采用ARM+FPGA的結(jié)構(gòu)，實現(xiàn)射頻識別閱讀器的基帶信號處理電路。RK3399Pro是瑞芯公司最新發(fā)布的一款高性能、低功耗的旗艦級嵌入式處理器，其核心部件為FCBGA1372，包括多核處理器，神經(jīng)網(wǎng)絡(luò)處理單元，存儲模塊，多媒體編解碼模塊，豐富的外圍設(shè)備接口模塊，功能管腳資源。本芯片采用ARMv8體系結(jié)構(gòu)，在Linux平臺上運行，源代碼全部開放，軟件開發(fā)工具豐富，具備很好的應(yīng)用生態(tài)。PG2T390H是由紫光同創(chuàng)自主研發(fā)的一款基于FBGA900結(jié)構(gòu)的旗艦FPGA芯片，具有豐富的邏輯與時鐘資源，具有足夠的IO容量，并對DDR4存儲接口提供了良好的支持。具有高性能的DDR4內(nèi)存接口，配合完善的開發(fā)工具，使整個FPGA的開發(fā)流程得到了充分的支持[9]。3.1.4ADC選型模數(shù)轉(zhuǎn)換器是一種將模擬信號與數(shù)字信號進(jìn)行連接的一種電路，它把不斷變化的模擬信號轉(zhuǎn)化成數(shù)字信號。通過上文中所述的分析，ADC的選取主要依賴于取樣頻率與分辨力。為了保證信號的不失真重建，在實際應(yīng)用中，為了提高系統(tǒng)的靈活性，通常使用可重配置的模數(shù)轉(zhuǎn)換器。ADC的分辨率反映了ADC對最小模擬量的分辨能力，較高的分辨率意味著轉(zhuǎn)換后的數(shù)字信號具有更高的精確度。針對當(dāng)前國內(nèi)高性能雙通道模數(shù)轉(zhuǎn)換器芯片研究的不足，本項目針對當(dāng)前國內(nèi)雙通道模數(shù)轉(zhuǎn)換器的需求，提出了一種新的研究思路。當(dāng)前國內(nèi)模數(shù)轉(zhuǎn)換器芯片的取樣速率約為100MSPS，列于表3-3中。表3-3國產(chǎn)高性能ADC對比廠商型號采樣率分辨率通道數(shù)配置接口封裝核芯互聯(lián)CLAD12B8085MSPS12bit25bit并行QFN-64地芯科技2268A125MSPS14bit2SPIQFN-40中電二十四所SAD2284MQ100MSPS14bit2無CQFP-64云芯微YA16D125125MSPS16bit2SPIQFN-64芯熾科技SC123280MSPS12bit2SPIQFN-64芯佰微CBM92AD68125MSPS16bit2SPIQFN-64貝嶺BLAD16D125125MSPS16bit2SPIQFN-64通過上表3-3對國產(chǎn)雙通道高性能ADC的對比可以發(fā)現(xiàn)，各產(chǎn)品的指標(biāo)、參數(shù)、功能都幾乎無差別，而實際的芯片成本卻存在巨大差異，綜合比較后，選擇了貝嶺公司的BLAD16D125來實現(xiàn)模數(shù)轉(zhuǎn)換功能。3.1.5內(nèi)存與存儲選型DDR，又叫雙倍頻同步動態(tài)內(nèi)存，它可以在時鐘的上下緣同時采集數(shù)據(jù)，具有比SDR高一倍的帶寬。eMMC是一種將控制器與NANDFlash結(jié)合在一起的嵌入式多媒體卡，具有體積小，功耗低，容量大等特點，被廣泛應(yīng)用于移動嵌入式設(shè)備中。DDR與Flash的選用，在很大程度上是由主控單元所配合的機(jī)型決定的。RK3399Pro的CPU最多支持2個16位LPDDR4，最大4GB。RK3399Pro支持最大4GB的32位LPDDR3LPDDR3，并支持DDR3,DDR3L,LPDDR3。DDR3L,LPDDR3.RK3399Pro最大限度地支援eMMC5.1,8位數(shù)據(jù)位寬。表3-4中所列的是RK3399Pro型處理器所使用的DDR及Flash芯片。表3-4對RK3399Pro與DDR及Flash芯片進(jìn)行了對比，可知在DDR芯片上，RK3399Pro以對國外機(jī)型的支援為主；Flash芯片上，國產(chǎn)江波龍以RK3399Pro為主，這兩款DDR芯片與Flash的技術(shù)參數(shù)基本一致。在參照瑞芯公司的類似產(chǎn)品的基礎(chǔ)上，選擇了兩個三星K4F6E3S4HM-MGCJ作為CPU，一個是三星K4E6E304EB-EGCF作為NPU，一個是江波龍公司的FEMDRW064G[10]。表3-4RK3399Pro兼容的DDR與Flash芯片廠商型號類別容量MicronMT52L512M32D2PFLPDDR32GBHynixH9CCNNNBJTALARLPDDR32GBSamsungK4E6E304EB-EGCFLPDDR32GBSamsungK4F6E3S4HM-MGCJLPDDR42GB/2ChannelMicronMTFC64GAZAQHDeMMC5.164GBSamsungKLMCG4JETD-B041eMMC5.164GBKingstonEMMC64G-M525eMMC5.164GB江坡龍F(tuán)EMDRW064GeMMC5.164GB本課題采用BLAD16D125ADC，其最大可達(dá)125MSPS,16位精度可達(dá)16位，理論上可達(dá)到125MSPS*16bit0.25GB/s=，故所選用的DDR芯片應(yīng)能達(dá)到最大數(shù)據(jù)吞吐率。PG2T390H為DDR4提供了一個64位DDR4數(shù)據(jù)信道，最高可達(dá)1866Mbps。這個接口可以提供64位DDR4數(shù)據(jù)信道，最高傳輸速度是1866Mbps，所以讀取/寫入數(shù)據(jù)帶寬是1866Mbps*64bit=15GB/s，可以充分滿足ADC對數(shù)據(jù)帶寬的需求。通過對PG2T390H的測試結(jié)果進(jìn)行了分析，得出了PG2T390H兼容的DDR及Flash芯片列表。從表3-5中可以看出PG2T390H兼容的DDR和Flash芯片的比較可知，在DDR芯片上，PG2T390H的主流是紫光國芯與華邦，但是目前市面上主流的紫光同創(chuàng)主板還是采用美光的DDR，而國產(chǎn)的DDR還未得到實際的檢驗，所以出于穩(wěn)定性、成本及時間的考量，選擇了美光公司的4片MT40A512M16LY，總線寬度為64比特。Flash芯片方面，PG2T390H是國產(chǎn)兆易科技提供的，也是通過紫光同創(chuàng)研發(fā)的主板測試，因此選用的是兆易科技GD25Q256D[11]。表3-5PG2T390H兼容的DDR與Flash芯片廠商型號類別容量紫光國芯SCE1IN8G322AFLPDDR41GB華邦W66CP2NQULPDDR40.5GBMicronMT40A512M16LYDDR41GBInfineonS25FL256Flash32MBMicronN25Q256Flash32MB兆易創(chuàng)新GD25Q256DFlash32MB3.1.6電路系統(tǒng)架構(gòu)在選擇了嵌入式處理器，F(xiàn)PGA，模數(shù)轉(zhuǎn)換器，DDR,Flash等主要芯片之后，畫出了整個電路系統(tǒng)的總體框架圖，如圖3-1所示。以RK3399Pro及PG2T390H為主要處理器，并與時鐘、存、存、取、力及周邊設(shè)備相結(jié)合，構(gòu)成了一個完整的電路平臺；對RK3399Pro、PG2T390H的12V的主電源進(jìn)行了兩個區(qū)域的降壓處理；右邊的FPC接頭，是與我們自主研發(fā)的RF前端電路板相連，為以后的測試做準(zhǔn)備；剩余的FPC接頭起到擴(kuò)充介面的作用。圖3-1讀寫器處理電路系統(tǒng)架構(gòu)3.2處理器與FPGA電路設(shè)計3.2.1處理器核心電源RK3399Pro是一種以CPU+NPU架構(gòu)為核心的處理器，它主要由CPU來執(zhí)行系統(tǒng)與應(yīng)用，在大規(guī)模的并行運算中起到重要作用。RK3399Pro的CPU內(nèi)核是一個CPU尺寸的核心，一個GPU，一個邏輯，一個邏輯，一個邏輯單元，每一個單元都有一個單獨的電源區(qū)域，并且在它的管腳上加了一個去耦合電容，起到了濾波的作用。解耦器接近管腳并用作濾波器。圖3-2是CPU核心電源的示意圖，VDD_CPU_B_S0是對大核的電源，VDD_CPU_L_S0是對GPU的電源，VDD_GPU_S0是給GPU提供電源的，VDD_LOG_S3和VDD_CENTER_S0是對邏輯部件進(jìn)行電源的[12]。圖3-2RK3399Pro的CPU供電RK3399Pro處理器內(nèi)置的NPU單元具備神經(jīng)網(wǎng)絡(luò)處理能力，NPU通過USB總線與CPU相連。NPU核心供電原理圖如圖3-3所示，NPU的電源設(shè)計與CPU相似，但NPU電源種類較少，其中NPU_VDD_CPU是NPU核心電源，NPU_CORE_VDD是NPU電源，NPU_LOGIC_VDD是NPU數(shù)字邏輯電源。圖3-3RK3399Pro的NPU供電3.2.2FPGA核心電源PG2T390H的電源需求如表3-6所示，VCC是PG2T390H的內(nèi)核電源，VCC_DRM是DRM電源，VCC_HP是HPIO區(qū)域電源，VCCA是模擬電源，VCCA_IO_G0是IO專用模擬電源，VCCIOCFG與PG2T390H的配置有關(guān)，VCCIO是IO驅(qū)動器電源。表3-6PG2T390H電源電源作用最大絕對電壓(V)VCC內(nèi)核邏輯電源1.1VCC_DRMDRM電源1.1VCC_HPHPIO區(qū)域電源1.1VCCA模擬電源2.0VCCA_IO_G010專用模擬電源2.06VCCIOCFGBank配置電源3.6VCCIOBank電源3.6HRIO:HPIO:2.0PG2T390H中的輸入/輸出模塊（IOB）是以組方式分配的，每一組都是獨立的，可以按要求供給不同的電壓。PG2T390H的IOB分為HRIOB和HPIOB兩種類型。PG2T390H將IOB劃分為HRIOB(HighRangeInputOutputBlock,HRIOB）和HighPerformanceInputOutputBlock(HPIOB）。通常，HRIOB支援1.2到3.3伏特，而高壓IOB支援1.2伏特到1.8伏特。HRIOB適合于低傳輸率的場合，而HPIOB適合于高性能的場合。圖3-4所示為PG2T390H的功率供給示意圖.根據(jù)芯片的函數(shù)管腳定義，可以看到PG2T390H可以劃分為10個銀行，BankL1~BankL7是HRIOB，而BankR5~BankR7是HPIOB。圖3-4PG2T390H供電3.2.3上電時序控制電路設(shè)計本文采用的RK3399Pro和PG2T390H的電源網(wǎng)絡(luò)較為復(fù)雜，并且對于電源時序有嚴(yán)格的要求，各電源電壓須滿足時序關(guān)系才能保證穩(wěn)定工作，兩者上電時序如圖3-5所示和圖3-6所示。圖3-5RK3399Pro電源上電順序圖3-6PG2T390H電源上電順序在RK3399Pro上電的過程中，首先供給VCC_BUCK5_S3，在起動RK3399Pro核邏輯電源VDD_LOG_S0的過程中，再供給中心邏輯電源VDD_CENTER_S0、輔助電源VCCA_0V9_S3、核心電源VCC_0V9_S3、核心電源VCC_1V8_S3，以及其它電源。PG2T390H上電的基本程序為：首先供給核心供電VCC及HPIO邏輯供電VCC_HP，再供給第二供電端VCCA_IO_G0，再供給供電端VCCIO_V8_S3。在不需要人為干預(yù)的情況下，用PMIC(PowerManagementIntegratedCircuit,PMIC)RK809-3來控制RK3399Pro的啟動時序。圖3-7顯示了RK809-3的功能模塊框圖，該RK809-3包括一個5路可配置的直流-直流電源，為CPU和DDR等高功耗部件提供電力；9通道低電壓型LDO電源，為低電流模組提供動力；其中，管理組態(tài)模塊利用IIC對CPU進(jìn)行控制，對各個輸出端口的電壓和時鐘信號進(jìn)行動態(tài)調(diào)整，對CPU的重置進(jìn)行管理；內(nèi)嵌的PMIC接受CPU的控制信號，對各個輸出端口的電壓、時鐘信號和電源信號進(jìn)行動態(tài)調(diào)整。對CPU重置進(jìn)行管理；內(nèi)置的音頻編碼與解碼模塊，完成了語音信號的輸入與輸出。當(dāng)開機(jī)時，RK809-3根據(jù)RK3399Pro的上電時間和電壓，根據(jù)RK809-3的工作原理，自動輸出一個供電信號[13]。圖3-7RK809-3功能框圖對PG2T390H來說，上電源定時的控制方式與其他幾種不同。本論文以紫光同創(chuàng)的PGC7KDCPLD作為控制芯片，利用一個獨立的控制芯片，根據(jù)PG2T390H的上電時序，對PG2T390H的起動進(jìn)行控制，再利用一個獨立的控制芯片對PG2T390H進(jìn)行驅(qū)動。如圖3~8所示為PG2T390H的上電定時控制電路示意圖，PGC7KD通過3.3V的單一電源進(jìn)行供電，通電之后，PGC7KD開始動作，接著，根據(jù)PG2T390H的上電時序，對每個DC-DC模塊進(jìn)行順序起動，從而實現(xiàn)PG2T390H的起動。圖3-8PG2T390H上電時序控制電路示意圖3.3內(nèi)存與存儲電路設(shè)計3.3.1內(nèi)存電路在確定DDR芯片的選型后，根據(jù)芯片手冊中對于DDR電路設(shè)計的描述和規(guī)定進(jìn)行設(shè)計。DDR管腳信號如表3-7所示。

表3-7DDR信號（主機(jī)端）信號名稱信號類型信號說明DDR_DQI/0雙向數(shù)據(jù)信號DDR_DM0數(shù)據(jù)掩碼信號DDR_DQSP/NI/0雙向差分?jǐn)?shù)據(jù)選通信號DDR_A0地址信號DDR_CLKP/N0差分時鐘信號DDR_CKE0時鐘使能信號DDR_CSN0片選信號DDR_ODT0片上終端使能信號DDR_RESETN0復(fù)位信號如圖3-9所示為RK3399ProCPU內(nèi)存接口與2片雙通道LPDDR4芯片的連接示意圖。圖3-9RK3399ProLPDDR4拓?fù)浣Y(jié)構(gòu)圖圖3-10表示了LPDDR4的線路框圖，每個信號都是按照數(shù)據(jù)線，時鐘線，地址線之間的對應(yīng)關(guān)系來進(jìn)行分組。同時，LPDDR4采用雙通道LPDDR4，采用T型點對點拓?fù)洌w阻抗特性及時序關(guān)系易于調(diào)控，因此，本項目提出一種基于LPDDR4的LPDDR4架構(gòu)。RK3399ProNPU采用了與RK3399Pro相同的LPDDR3芯片，因此在此不作詳細(xì)說明。圖3-10LPDDR4原理圖PG2T390H的DDR4接口被整合到HPIOB內(nèi)，相應(yīng)的HPIOB分布于BankR5,BankR6,BankR7,DDR4需要連接HPIOB來完成DDR4的應(yīng)用。圖3至圖11顯示了PG2T390H和DDR4內(nèi)存的DDR4接口信號連接原理圖，PG2T390H能夠?qū)?塊16位DDR4芯片結(jié)合起來形成64位總線寬。按照PG2T390H芯片說明書中關(guān)于DDR4的設(shè)計流程，DDR4采用FLY-BY架構(gòu)，針對這種結(jié)構(gòu)中時鐘、地址信號線路太長，若不添加端子匹配電阻，難以達(dá)到阻抗匹配，且信號端部極易反射，所以，為確保信號在總線上傳輸時能保持匹配，減小信號反射與串?dāng)_，提升總線的穩(wěn)定與性能，如圖3-12所示。VTT=VCCDDR/2=0.6V(3-1)圖3-11PG2T390HDDR4拓?fù)浣Y(jié)構(gòu)圖圖3-12DDR4芯片原理圖3.3.2存儲電路RK3399Pro的記憶體功能是為RK3399Pro保存必要的系統(tǒng)固件。RK3399Pro采用了eMMC控制器，支持3種不同的數(shù)據(jù)帶寬，分別為1、2、8位。如8所顯示的那樣。其中，eMMC_D[7:0]是主機(jī)與eMMC間的數(shù)據(jù)傳送信道，當(dāng)eMMC通電或者軟復(fù)位之后，僅eMMC_D0能夠進(jìn)行數(shù)據(jù)傳送，并且在進(jìn)行初始化之后，能夠?qū)MMC-D[3:0]或者eMMC[7:0]配置成傳送4比特或8比特的數(shù)據(jù)；eMMC_CLK是一個時鐘信號，它從主機(jī)端口輸出，用來實現(xiàn)數(shù)據(jù)的同步和驅(qū)動。其中，eMMC_CLK是主設(shè)備的輸出時鐘，用來實現(xiàn)數(shù)據(jù)的同步傳送，并對eMMC_CLK進(jìn)行驅(qū)動；其中，eMMC_CMD被用來將指令發(fā)送給eMMC，而eMMC則將應(yīng)答發(fā)送給主機(jī)；eMMC_STRB是由eMMC以與CLK頻率一樣的頻率發(fā)送給主機(jī)，以實現(xiàn)主機(jī)端的同步數(shù)據(jù)接收[14]。表3-8RK3399ProeMMC控制器信號信號名稱信號類型說明I/0eMMC_D[7:0]eMMC雙向數(shù)據(jù)信號0eMMC_CLKeMMC時鐘信號1/01eMMC_CMDeMMC_STRBeMMC雙向命令信號eMMC雙向數(shù)據(jù)選通信號eMMC器件工作在HS400模式下時，讀寫速率最高可以達(dá)到400MB/s。在時鐘信號線上靠近RK3399Pro串聯(lián)一個22Ω的電阻進(jìn)行匹配設(shè)計，減少時鐘信號的反射。eMMC的原理圖如圖3-13所示。圖3-13eMMC電路原理圖PG2T390H的存儲器模塊用來在PG2T390H以平行方式引導(dǎo)時，存儲從Flash中提取配置數(shù)據(jù)，并完成引導(dǎo)。在圖3~14中顯示了PG2T390H的存儲器模塊的框圖。本論文以紫光同創(chuàng)公司PGC7KDCPLD為主機(jī)，以平行組態(tài)方式將組態(tài)資料傳送至PG2T390H。其工作原理是：PGC7KD的輸出以設(shè)定的時鐘來驅(qū)動Flash將組態(tài)資料送回，而FPGA則在CFG_CLK的驅(qū)動下，經(jīng)由16位并聯(lián)的數(shù)據(jù)接口讀取PGC7KD的組態(tài)資料，完成開機(jī)。圖3-14PG2T390H存儲模塊設(shè)計框圖3.4通信接口電路設(shè)計3.4.1UART接口電路UART總線是一種采用一根數(shù)據(jù)接受線路和一根數(shù)據(jù)傳輸線路的雙向串行異步通信總線。RK3399Pro單片機(jī)內(nèi)部有5個串口通訊接口，既可以滿足某些低速率串行通訊的要求，又可以用來進(jìn)行系統(tǒng)的調(diào)試。RK3399Pro中的UART2是系統(tǒng)Debug接口，而物理層則是使用了一個標(biāo)準(zhǔn)的Micro-USB接口，它是RK3399Pro和PC機(jī)之間的通訊界面，它可以從PC機(jī)那里得到指令，并且可以對操作系統(tǒng)的操作進(jìn)行打印。其具體的實現(xiàn)方法是利用USB接口轉(zhuǎn)換TTL電路，完成USB電平到TTL電平的變換。USB轉(zhuǎn)換TTL模塊采用的是California的CH340C，它能夠完成USB到串口的轉(zhuǎn)換，見圖3~15。3-15中，CH340C是5V的直流電源，由于Micro-USB接口是要與主機(jī)USB接口相連的，因此由5V電源管腳來提供電源，在圖3-15中，VCC表示VCC_CH3400,VCC_CH400表示VCC_CH340_0,VC_CH340是VCC_CH340_0。以CH340C為供電，將100nF、10uF的電容置于CH340C的VCC管腳中，對其進(jìn)行濾波。PG2T390H采用了與RK3399Pro完全一致的串行接口的設(shè)計原則及方法。圖3-15RK3399ProDebug接口原理圖3.4.2USBType-C接口電路Type-C屬于USB3.0的范疇，USB3.0在USB2.0的基礎(chǔ)上，增加了一組高速發(fā)送通道和接收通道，USB3.0引腳信號如表3-9所示，可以看出USB3.0是一種全雙工的通信方式且完全兼容USB2.0。表3-9USB3.0信號信號名稱信號類別說明說明D-I/0USB2.0差分?jǐn)?shù)據(jù)負(fù)信號D+I/0USB2.0差分?jǐn)?shù)據(jù)正信號StdA_SSRX-I高速差分接收通道負(fù)信號StdA_SSRX+I高速差分接收通道正信號000高速差分發(fā)送通道負(fù)信號StdA_SSTX-StdA_SSTX+0高速差分發(fā)送通道正信號USB3.0協(xié)議物理層規(guī)定了高速接收通道和高速發(fā)送通道要串聯(lián)交流耦合電容，結(jié)合RK3399Pro的手冊，高速發(fā)送通道的交流耦合電容要靠近接口放置，高速接收通道的AC耦合電容由設(shè)備端提供，無需另外串聯(lián)耦合電容，耦合電容擺放位置如圖3-16所示。圖3-16USB3.0耦合電容連接示意圖該設(shè)計采用RK3399ProUSB3.0控制管腳，并將100nF的電容置于接口處，并且盡可能選擇0201包裝的小型電容，這樣可以減小阻抗間斷帶來的影響。由于本論文使用16引腳Type-C接口來完成系統(tǒng)固件的下載，所以對于數(shù)據(jù)傳輸?shù)膶崟r性、高帶寬沒有特別的需求，相對于完整的24引腳Type-C接口，16引腳Type-C接口去除了USB3.0的高傳輸信號和高速率的接收信號，保持了USB2.0的數(shù)據(jù)通道。唯一不同之處就是它不能支持USB3.0的速度。圖3-18中顯示了TypeC接口的電路示意圖。圖3-17USB3.0接口電路原理圖圖3-18Type-C接口電路原理圖3.4.3以太網(wǎng)接口電路RK3399Pro內(nèi)置了千兆以太網(wǎng)MAC控制器，它可以通過外部的以太網(wǎng)芯片來完成千兆網(wǎng)絡(luò)的傳輸或者對網(wǎng)絡(luò)端口的調(diào)試，選擇瑞昱公司RTL8211E作為以太網(wǎng)芯片，它的應(yīng)用流程圖見圖3-19,RK3399Pro內(nèi)的GMAC控制器與RTL8211E之間的通訊是RGMII協(xié)議，其信號描述見表3-10。圖3-19RTL8211E設(shè)計框圖表3-10RGMII信號（主機(jī)端）信號名稱信號類別連接方式說明TXCLK0靠近MAC端串聯(lián)22Q電阻發(fā)送時鐘輸出RXCLK1靠近PHY端串聯(lián)22Q電阻接收時鐘輸入TXCTL0靠近MAC端串聯(lián)22Q電阻發(fā)送控制信號RXCTL1靠近PHY端串聯(lián)22Q電阻接收控制信號MDC0直連管理接口時鐘MDIOI/0直連管理接口數(shù)據(jù)TXD[3:0]0靠近MAC端串聯(lián)22Q電阻發(fā)送數(shù)據(jù)RXD[3:0]1靠近PHY端串聯(lián)22Q電阻接收數(shù)據(jù)圖3~20中顯示了RTL8211E的電路圖。RTL8211E的工作時鐘采用25MHz的被動晶體振蕩器，其內(nèi)部負(fù)載電容在9pF左右，同時考慮了電路板上的寄生參數(shù)，使其能夠滿足觸發(fā)要求。為保證晶體內(nèi)負(fù)載電容的匹配，在此基礎(chǔ)上，設(shè)計了兩組12pF電容，使其滿足激發(fā)條件。在物理層接口中，使用RJ45接口進(jìn)行一體化變壓器，這樣就可以減小設(shè)備的數(shù)目，減小印刷電路板的面積。圖3-20RTL8211E電路原理圖此外，PG2T390H也支持千兆以太網(wǎng)功能，選擇了瑞昱的RTL8211FD，其與以太網(wǎng)芯片之間也采用RGMII協(xié)議進(jìn)行通信，相關(guān)信號同表3-10所示，后續(xù)通過編寫以太網(wǎng)的RTL電路模塊可實現(xiàn)PG2T390H與上位機(jī)之間的網(wǎng)絡(luò)通信。3.4.4Wi-Fi電路RK3399Pro支持SDIO3.0協(xié)議的Wi-Fi模組，SDIO一端為Host，一端為Device。Wi-Fi接口信號如表3-11所示。表3-11SDIO接口信號（主機(jī)端）信號名稱信號類型連接方式說明SDIO_DQ[3:0]I/0串聯(lián)33Q電阻SDIO數(shù)據(jù)SDIO_CLK0串聯(lián)33Q電阻SDIO發(fā)送時鐘SDIO_CMD1/0串聯(lián)33Q電阻SDIO命令發(fā)送和接收Wi-Fi模組選擇的是正基的AP6256，該型號Wi-Fi模組使用SDIO協(xié)議與Host通信，符合RK3399Pro的SDIO控制器的要求。AP6256的電路原理圖如圖3-21所示，射頻天線輸出設(shè)計采用的電容π型濾波電路，射頻信號線的阻抗設(shè)置為50Ω，選擇37.4MHz的無源晶振為AP6256提供正常工作的時鐘基準(zhǔn)源，該型號無源晶振負(fù)載電容為18pF，外部串聯(lián)兩個27pF的電容與該晶振內(nèi)部的負(fù)載電容匹配。圖3-21AP6256電路原理圖3.5ADC電路設(shè)計ADC主要是對RF前端電路進(jìn)行模擬降變換，然后將其轉(zhuǎn)化成數(shù)字信號，再將其送至基帶處理。在RF前端，經(jīng)解調(diào)的I/Q通道的差分模擬訊號，經(jīng)由FPC接頭，輸入至模數(shù)轉(zhuǎn)換器的模擬引腳，再經(jīng)由ADC將其轉(zhuǎn)換成16位的數(shù)位訊號。為了減小在信號傳遞時的反射，BLAD16D125在ADC側(cè)面串聯(lián)22歐姆電阻，用于阻抗匹配設(shè)計。圖3-22顯示了BLAD16D125的工作原理。BLAD16D125的電源包括兩個部分，一個是模擬電源，一個是數(shù)字驅(qū)動電源，一個是1.8V，兩個部分的電源電路是一樣的，一個電源電路的結(jié)構(gòu)見圖3-23，一個是用一個反饋電阻器RUP，一個是RDOWN，一個是通過調(diào)節(jié)一個反饋電阻RUP，一個是RDOWN。計算了回路中的反饋電阻器RUP和RDOWN的電阻值為18.7千歐，而VREF是LDO內(nèi)0.8V的固定參考電壓。圖3-22BLAD16D125電路原理圖圖3-23BLAD16D125電源電路原理圖（3-2）BLAD16D125對外部晶振的頻率穩(wěn)定度要求較高。如圖3-24所示，本文將星通時頻公司的SX3M100.000B10F30TNN單端有源晶振轉(zhuǎn)換為差分時鐘作為BLAD16D125外部時鐘源，該款晶振能輸出100MHz、±3ppm的時鐘。默認(rèn)不進(jìn)行配置的情況下，BLAD16D125采樣頻率為100MHz。圖3-24ADC輸入時鐘3.6電源電路設(shè)計電源系統(tǒng)的完整性直接關(guān)系到硬件電路的功能是否正常。本文設(shè)計的國產(chǎn)化RFID讀寫器基帶信號處理電路的電源系統(tǒng)分為RK3399Pro和PG2T390H兩部分，簡化后的電源結(jié)構(gòu)如圖3-25所示。圖3-25電源結(jié)構(gòu)示意圖對于嵌入式系統(tǒng)來說，由于其包含處理器、FPGA等對電源要求較高的芯片，所以其中的電源模塊數(shù)量和種類遠(yuǎn)超一般系統(tǒng)，因此保證前級電源模塊供給功率始終大于或等于后級各模塊耗散功率是系統(tǒng)整體正常工作的必要條件。

結(jié)束語在科技飛速發(fā)展的今天，RFID（射頻識別）技術(shù)已經(jīng)廣泛應(yīng)用于物流、制造、交通等多個領(lǐng)域。RFID系統(tǒng)主要由標(biāo)簽、讀寫器和數(shù)據(jù)管理系統(tǒng)三部分組成，其中讀寫器是系統(tǒng)的核心組件之一?；贏RM的RFID讀寫器因其高性能、低功耗的特點，成為當(dāng)前市場的主流選擇。本文圍繞基于ARM的RFID讀寫器基帶控制電路設(shè)計進(jìn)行了深入研究，旨在提高讀寫器的性能，降低成本，擴(kuò)大其應(yīng)用范圍。本文首先介紹了RFID系統(tǒng)的工作原理和通信協(xié)議，這是理解RFID技術(shù)的基礎(chǔ)。隨后，詳細(xì)闡述了基于ARM的RFID讀寫器基帶控制電路的設(shè)計過程。在設(shè)計中，我們對不同的方案進(jìn)行了對比分析，確保了設(shè)計方案的科學(xué)性和合理性。通過對系統(tǒng)指標(biāo)的深入分析，我們選擇了合適的處理器和FPGA，以及ADC、內(nèi)存和存儲設(shè)備。此外，我們還設(shè)計了電路系統(tǒng)的架構(gòu)，確保了系統(tǒng)的穩(wěn)定性和可擴(kuò)展性。在電路設(shè)計部分，我們詳細(xì)設(shè)計了處理器與FPGA電路、內(nèi)存與存儲電路、通信接口電路以及ADC電路。處理器與FPGA電路設(shè)計中，我們特別關(guān)注了核心電源的設(shè)計，確保了處理器和FPGA的正常工作。上電時序控制電路的設(shè)計也是電路設(shè)計中的一個重要環(huán)節(jié)，我們確保了各組件的上電順序和時序符合設(shè)計要求。在通信接口電路設(shè)計中，我們考慮了UART、USBType-C、以太網(wǎng)和Wi-Fi等多種接口，以滿足不同的通信需求。ADC電路設(shè)計則是為了實現(xiàn)對模擬信號的準(zhǔn)確轉(zhuǎn)換，以滿足系統(tǒng)對信號處理的需求?？傊疚膶?/p>