計算機組成原理

第一章計算機系統(tǒng)概論一、計算機系統(tǒng)的基本組成

由具有各類特殊功能的信息（程序）組成計算機系統(tǒng)計算機的實體如主機、外設等硬件軟件按任務需要編制成的各種程序用來管理整個計算機系統(tǒng)系統(tǒng)軟件應用軟件語言處理程序操作系統(tǒng)服務性程序數(shù)據(jù)庫管理系統(tǒng)網(wǎng)絡軟件軟件硬件和軟件是相輔相成的，它們的有機結合構成了計算機系統(tǒng)。

二、計算機軟件系統(tǒng)的基本組成三.計算機硬件系統(tǒng)的基本組成

1.馮·諾依曼計算機的特點

1945年美籍匈牙利數(shù)學家馮·諾依曼等人在研究EDVAC機時提出了“存儲程序”的概念。存儲程序思想（馮·諾依曼思想）：

將指令和數(shù)據(jù)以同一形式（二進制）存入計算機的同一存儲裝置（存儲器）中，使得計算機在工作時能自動（不需人工干預）、高速地從存儲器中取出指令加以執(zhí)行，并自動轉入到下一條指令執(zhí)行。存儲程序機（馮·諾依曼機）：以存儲程序思想為基礎結構的計算機，統(tǒng)稱為“存儲程序機”。這類計算機的主要特點如下：（1）計算機由運算器、控制器、存儲器、輸入設備、輸出設備五大部件組成。（2）指令和數(shù)據(jù)以同等地位存放在存儲器中，并按地址訪問。（3）指令和數(shù)據(jù)均以二進制代碼表示（4）指令由操作碼和地址碼組成（5）指令在存儲器內(nèi)順序存放（6）以運算器為核心算術運算邏輯運算存放數(shù)據(jù)和程序將信息轉換成機器能識別的形式將結果轉換成人們熟悉的形式指揮程序運行馮·諾依曼計算機硬件框圖存儲器輸入設備運算器控制器輸出設備2.現(xiàn)代計算機結構——以存儲器為核心程序存儲器輸出設備輸入設備運算器控制器數(shù)據(jù)結果計算ALU主存輔存CPU主機I/O設備硬件CU3.現(xiàn)代計算機硬件框圖存儲器輸入設備運算器輸出設備控制器ALUCPU主機I/O設備CU主存3.計算機各部件的結構和功能

運算器MQACCALUX用來完成算術運算和邏輯運算，并將運算的中間結果暫時存放在運算器內(nèi)。由算術邏輯單元ALU及寄存器構成。ALU（ArithmeticLogicUnit）：算術邏輯運算單元，由加法器和邏輯單元構成ACC（Accumulator）：累加器，存放操作數(shù)及結果X：操作數(shù)寄存器MQ：乘商寄存器（1）運算器（2）控制器PCIRCU控制器用來控制、指揮程序和數(shù)據(jù)的輸入、運行以及處理運算結果。具體而言就是取指令，分析指令，產(chǎn)出一系列控制信號――用來解釋程序。①IR(InstructionRegister)：指令寄存器，存放當前正在執(zhí)行的指令。

PC(ProgramCounter):程序計數(shù)器，存放下一條指令的地址，能夠自動加1。②CU：控制單元，指令譯碼并產(chǎn)生操作控制信號（3）存儲器MAR：地址寄存器，存放訪問的地址。MAD：地址譯碼器，翻譯地址碼。MDR：數(shù)據(jù)寄存器（緩沖器），存放訪問的數(shù)據(jù)?？刂齐娐罚航邮胀獠康目刂菩盘枺a(chǎn)生相應的操作，讀、寫。（4）I/O系統(tǒng)由各種外部設備及相應的接口電路構成，外設通過接口與主機相連。輸入設備用來將人們熟悉的信息形式轉換為機器能夠識別的信息形式，如鍵盤、鼠標等

輸出設備可將機器運算結果轉換為人們熟悉的信息形式，如打印機輸出、顯示輸出等等。4.計算機硬件的主要性能指標

衡量一臺計算機硬件的性能主要有運算精度、運算速度、存儲容量等。1）機器字長：

CPU一次能處理數(shù)據(jù)的位數(shù)，常與CPU的寄存器位數(shù)有關。對結構的影響：機器字長=數(shù)據(jù)通路寬度=寄存器位數(shù)（ALU位數(shù)、存儲單元長度）對性能的影響：字長越長，數(shù)據(jù)表示范圍越大，精度越高，運算速度越快。對造價的影響：字長越長，硬件需求量越多，造價越高。221b

=

256

KB213

b

=

1

KB如2）存儲容量主存容量輔存容量存儲單元個數(shù)

×

存儲字長字節(jié)數(shù)字節(jié)數(shù)80GB如MARMDR

容量

10

8

16

32存放二進制信息的總位數(shù)1K=210

1B=23b1GB=230b1

K

×

8位64

K

×

32位3）運算速度注：另外，計算機性能的優(yōu)劣與系統(tǒng)結構、硬件組成、外設配置、軟件種類等有關，對于用戶而言著重考慮性能價格比（相對指標）=ni

=1fi

tiTM∑吉普森法主頻每秒執(zhí)行百萬條指令MIPS執(zhí)行一條指令所需時鐘周期數(shù)CPI每秒浮點運算次數(shù)FLOPS四、計算機系統(tǒng)的層次結構計算機高級語言程序目標程序結果翻譯運行1.計算機的解題過程程序員所見到的計算機系統(tǒng)的屬性概念性的結構與功能特性計算機體系結構計算機組成實現(xiàn)計算機體系結構所體現(xiàn)的屬性有無乘法指令如何實現(xiàn)乘法指令（指令系統(tǒng)、數(shù)據(jù)類型、尋址技術、I/O機理）（具體指令的實現(xiàn)）五、計算機體系結構和計算機組成第一篇概論六、教材結構內(nèi)部互連ALUCU寄存器中央處理單元寄存器解碼器控制單元排隊邏輯控制存儲器第二篇計算機系統(tǒng)硬件結構第三篇CPU第四篇CU計算機I/O系統(tǒng)總線存儲器CPU小結1、計算機系統(tǒng)是一個軟、硬件的分層結合體。軟、硬件在功能上具有邏輯等價性。2、現(xiàn)代計算機的基本組成仍遵循馮·諾依曼原理。存儲程序計算機基本由五大部件組成。3、“組成”與“結構”分屬計算機系統(tǒng)中兩個不同的結構層次。4、計算機硬件的性能由技術指標量化。第三章系統(tǒng)總線3.1總線概述3.2常用的總線標準3.3總線結構3.4總線控制3.1總線概述一、為什么要用總線機內(nèi)部件間互連方式：早期：分散連接以運算器為核心，內(nèi)部連線復雜，尤其是當I/O與存儲器交換信息時，都需要經(jīng)過運算器，嚴重影響CPU的工作效率。采用存儲器為核心的分散連接結構，雖采用中斷、DMA等技術，仍無法解決I/0設備與主機之間連接的靈活性。目前：總線連接二.總線及其技術特點3.11、總線：是計算機系統(tǒng)中各部件之間的公共的信息傳遞通道。2、技術特點

1）使系統(tǒng)中的連線大大減少，可靠性高

2）便于硬件和軟件的標準化，便于接口設計

3）易于系統(tǒng)模塊化，可替換性好

4）便于維修，即可維護性好

5）分時傳送，任意時刻只有一個源發(fā)送，可由多個部件接收

6）有仲裁機制

7）缺點：傳輸率受帶寬限制，且總線一旦故障，整個系統(tǒng)將癱瘓

注意：總線的主要組成部分為連接計算機各功能部件的邏輯電路，包括管理信息傳輸規(guī)則的電路，因此決不能把總線理解為單純的連接線。

3.13.1數(shù)據(jù)總線地址總線控制總線雙向雙向與機器字長、存儲字長有關單向與存儲地址、I/O地址有關三.總線的分類從不同角度有不同的分法1、從信息傳輸?shù)姆较蛐陨戏謫蜗螂p向

2、從傳輸信息的類型上分（從功能上分）3、從信息傳送形式上分串行并行1）片內(nèi)總線：指芯片內(nèi)部的總線，如CPU芯片內(nèi)的總線2）芯片總線：CPU片內(nèi)總線的延伸，是CPU與外部硬件接口的通路。3.14.從層次上分3）系統(tǒng)總線：芯片總線的驅動能力有限，系統(tǒng)中部件較多時，需加入總線驅動器，形成系統(tǒng)總線，又稱為底板總線、內(nèi)總線。通常它將計算機系統(tǒng)的各種插件板連在一起，構成計算機系統(tǒng)的總線。3.14)通信（或設備）總線：常用的設備總線有：連接智能儀表的IEEE－488通用接口總線連接外設的小型計算機系統(tǒng)接口SCSI總線連接串行設備的RS－232總線等3.1又稱外總線，是指計算機系統(tǒng)之間或計算機與其他系統(tǒng)（設備）之間的總線。5）局部總線：3.1在系統(tǒng)總線之外，為兩個以上模塊提供的高速傳輸信息的通道。局部總線的產(chǎn)生有兩種情況：一是在多主系統(tǒng)中為減輕系統(tǒng)總線的負載；二是在單主設備系統(tǒng)中為滿足高速外設與CPU之間的數(shù)據(jù)傳輸率。四、總線的標準與總線規(guī)范1、總線標準

為適應模塊化設計，使各生產(chǎn)廠家的產(chǎn)品具有可組合性和可替換性，需要對總線進行規(guī)范，提出一種標準的信息傳遞通道。總線標準分為兩類：一類是由國際權威機構制定的（RS—232C是美國電子工業(yè)協(xié)會（EIA）制定的）

，另一類是由某廠家設計而廣泛流行的（PCI總線：Intel聯(lián)合IBM，Compaq等100多家公司聯(lián)合共同開發(fā)）2、總線規(guī)范每個總線標準都有詳細的規(guī)范說明，一般包括以下幾個部分

1）機械性能規(guī)范：模板尺寸、插頭、連接器的規(guī)格及位置等。

2）功能規(guī)范：信號線的序號、名稱及功能等。

3）電氣特性的規(guī)范：信號線的電平種類、動態(tài)轉換時間、負載能力等。五、總線的性能指標

評價總線性能的優(yōu)劣

1、總線寬度：主要是指數(shù)據(jù)總線的數(shù)目。如4/8/16/32/64直接影響總線的傳輸率（吞吐量）

2、標準傳輸率（總線帶寬）單位時間內(nèi)總線上傳輸數(shù)據(jù)的位數(shù)。以MB/S表示。例如：某總線工作頻率為8.33MHZ，總線寬度為16位，則標準傳輸率為8.33M×2B/s=16.66MB/s3、總線定時協(xié)議（握手機制）數(shù)據(jù)傳輸采用何種時鐘控制。分為同步、異步、半同步、分離式幾種

4、總線控制方式：如仲裁機制、自動配置等。

5、總線復用兩種不同時出現(xiàn)的信號共用一組物理線路，即分時使用同一組總線，稱為總線的多路分時復用。其目的在于減少芯片的引腳數(shù)。

6、信號線數(shù)：總線所包含的全部信號線的總數(shù)。

7、其它指標：如負載能力、電源電壓、能否擴展等?？偩€標準數(shù)據(jù)線總線時鐘帶寬ISA168MHz（獨立）16MBpsEISA328.33MHz（獨立）33MBpsVESA(VL-BUS)3232MHz（CPU）133MBpsPCI326433MHz（獨立）64MHz（獨立）132MBps266MBpsAGP3266.7MHz（獨立）133MHz（獨立）266MBps533MBpsRS-232串行通信總線標準數(shù)據(jù)終端設備（計算機）和數(shù)據(jù)通信設備（調(diào)制解調(diào)器）之間的標準接口USB串行接口總線標準普通無屏蔽雙絞線帶屏蔽雙絞線最高1.5Mbps(USB1.0)12Mbps(USB1.0)480Mbps

(USB2.0)幾種常見總線的性能特點：1、控制簡單、便于擴充、造價低

2、易形成系統(tǒng)的瓶頸

①由于各部件只能分時使用總線，系統(tǒng)工作效率低。

②總線設備之間傳輸速率不匹配。3.3單總線（系統(tǒng)總線）

CPU

M.M

I/O接口

外部設備1

外部設備2

I/O接口…

外部設備n

I/O接口…二、多總線結構

采用多種速率不同的總線，將工作速度相差較大的設備掛在不同的總線上，低速總線作為高速總線的一個設備工作。1、雙總線結構

具有特殊功能的處理器由通道對I/O統(tǒng)一管理通道

I/O接口設備n

……

I/O接口設備0

CPU主存主存總線I/O總線3.3下圖是傳統(tǒng)微機總線的結構示意圖。無論高速局域網(wǎng)、高性能圖形設備還是低速的FAX、Modem都掛在ISA或EISA總線上，并通過ISA或EISA總線控制器與系統(tǒng)總線相連，這樣勢必出現(xiàn)總線數(shù)據(jù)傳輸?shù)钠款i。為了消除瓶頸問題，提高數(shù)據(jù)傳送速率，出現(xiàn)了三總線結構。存儲器SCSIII控制器主存控制器ISAEISA8MHz16位數(shù)據(jù)通路標準總線控制器33MHz32位數(shù)據(jù)通路系統(tǒng)總線調(diào)制解調(diào)器多媒體高速局域網(wǎng)高性能圖形CPU…3.32、三總線結構處理器與高速緩沖存儲器Cache之間有一條局部總線。Cache不僅連到局部總線，而且還直接連到系統(tǒng)總線，這樣Cache就可以直接通過系統(tǒng)總線與主存?zhèn)鬏斝畔?。而且I/O與主存之間的傳輸也不通過CPU。還有一條擴展總線，它將局域網(wǎng)、小型計算機接口（SCSI）、調(diào)制解調(diào)器（Modem）以及串行接口都連接起來，并且通過這些接口又可與各類I/O設備相連，因此它可以支持相當多的I/O設備。同時，擴展總線又可通過擴展總線接口與系統(tǒng)總線相連，由此便可實現(xiàn)這兩種總線之間的信息傳遞，系統(tǒng)的工作效率明顯的提高。局域網(wǎng)系統(tǒng)總線CPUCache局部總線擴展總線接口擴展總線Modem串行接口SCSI局部I/O控制器主存3.3PCI總線就是一種三總線結構。由下圖可知PCI總線通過PCI橋路與CPU總線相連。這種結構使CPU總線與PCI總線互相隔離，具有更高的靈活性，可以支持更多的高速運行設備，而且具有即插即用的特性。CPU多媒體PCI橋高速局域網(wǎng)高性能圖形調(diào)制解調(diào)器圖文傳真PCI總線系統(tǒng)總線33MHz的32位數(shù)據(jù)通路8MHz的16位數(shù)據(jù)通路ISAEISA標準總線控制器

SCSIⅡ

控制器存儲器3.33、四總線結構增加了一條與計算機系統(tǒng)緊密相連的高速總線。高速總線上掛接一些高性能的外設，如高速局域網(wǎng)、圖形工作站、多媒體、SCSI等。通過cache控制機構中的高速總線橋或高速緩沖器與系統(tǒng)總線和局部總線相連，使得這些高速設備與處理器更密切。而一些低速設備如傳真機、調(diào)制解調(diào)器及串行接口仍然掛在擴展總線上，并由擴展總線接口與高速總線相連。高速設備自身很少依賴處理器，而且比擴展總線的設備更貼近處理器，對高性能的設備與處理器來說，效率有很大提高。3.3主存擴展總線接口局域網(wǎng)SCSI多媒體CPU調(diào)制解調(diào)器串行接口FAX系統(tǒng)總線局部總線高速總線擴展總線圖形Cache/橋3.33.3PentiumPC的主板總線結構框圖總線結構對系統(tǒng)性能的影響：總的來說：系統(tǒng)中總線條數(shù)越多，系統(tǒng)并行性越好，工作效率越高，結構越復雜，造價越高。系統(tǒng)中總線條數(shù)越少，越強調(diào)分時使用總線，工作效率越受影響，結構越簡單，成本越低。3.33.4總線控制一、總線控制的功能和特點1、總線控制就是管理總線的使用，包括總線上設備的管理和設備使用總線的過程管理。具體功能如下：

2、特點：總線控制的功能由總線控制器來完成。而總線控制器在實現(xiàn)技術上并不一定存在一個獨立的控制器模塊。它的功能可能分布在總線的各個部件或設備上。

總線資源的管理資源：存儲空間、I/O空間、中斷、通道管理：資源分配、沖突判定、設備選擇、啟動、復位總線仲裁總線定時（通信控制）總線連接，實現(xiàn)不同總線協(xié)議之間的轉換二、總線仲裁（總線判優(yōu)）

1、總線設備分類控制能力總線主設備：對總線具有控制能力，信息傳送的發(fā)起者總線從設備：沒有總線控制權，只能響應總線命令信息傳送總線源設備總線目標設備訪問控制存儲器設備I/O設備3.42、總線仲裁方式的分類從不同角度有不同的分類方法從仲裁電路結構串行仲裁并行仲裁優(yōu)先排隊策略固定優(yōu)先級動態(tài)優(yōu)先級仲裁電路分布集中仲裁分布仲裁設備狀態(tài)設備請求方式主動控制器查詢方式被動“請求—查詢—應答”3.43、集中仲裁的方式和特點

1）鏈式查詢：通過一條判優(yōu)鏈路（優(yōu)先鏈）對所有主設備逐個串行進行查詢?？偩€控制部件I/O接口0…BSBRI/O接口1I/O接口n…BG數(shù)據(jù)線地址線BS-總線忙BR-總線請求BG-總線同意3.4查詢方法：從離總線控制部件最近的設備開始查起。首先查到的一定是所有提出請求的設備中優(yōu)先權最高的一個。查到最高優(yōu)請求設備后，該設備通過總線忙信號BS卡斷判優(yōu)鏈路，從而占用總線。當操作結束后，該設備要及時釋放總線，此時總線控制部件可以繼續(xù)對其他請求設備進行判優(yōu)。特點：①結構簡單，易于擴充設備②對電路故障很敏感③仲裁公平性差，固定優(yōu)先級3.42）計數(shù)器定時查詢：BS

-總線忙BR-總線請求總線控制部件數(shù)據(jù)線地址線I/O接口0…BSBRI/O接口1I/O接口n設備地址3.4查詢方法：查詢開始，計數(shù)器計數(shù)。每計一次數(shù)，就將計數(shù)值作為設備地址發(fā)往各個設備。每個申請總線的設備對地址進行識別，地址符合的設備獲得總線控制權，停止計數(shù)。優(yōu)先級設定：由計數(shù)初值決定最高優(yōu)先級，3種方法。

a.查詢時計數(shù)器從‘0’開始計數(shù)，即0號設備的優(yōu)先級最高；

b.查詢時計數(shù)器從上一次查詢的終止點開始計數(shù)，則終止點優(yōu)先級最高。此時優(yōu)先級是循環(huán)的；

c.計數(shù)初值由程序設定，此時優(yōu)先級可編程改變。特點：①軟件查詢、優(yōu)先級控制方式靈活。（固定、動態(tài)改變）②對電路故障不敏感③控制較復雜。（增加設備地址線）3.43)獨立請求方式：

總線控制部件數(shù)據(jù)線地址線I/O接口0I/O接口1I/O接口n…BR0BG0BR1BG1BRnBGnBG-總線同意BR-總線請求3.4判優(yōu)方法：每一個設備專門有一根BR線和BG線，各自通過獨立的請求線向總線控制部件發(fā)請求，總線控制器里設置并行排隊線路，同時接收各設備發(fā)來的請求信號并同時進行排隊判優(yōu)，然后通過各自獨立的回答線發(fā)出總線同意信號。

特點：響應速度快優(yōu)先級控制靈活不適合多設備的場合注：系統(tǒng)中設備較多時，可以采用多種仲裁方式相結合的形式。如多鏈結構，鏈內(nèi)串行，鏈間并行。3.4三、總線通信控制1.目的2.總線傳輸周期主模塊申請，總線仲裁決定主模塊向從模塊給出地址

和命令主模塊和從模塊交換數(shù)據(jù)主模塊撤銷有關信息

申請分配階段尋址階段傳數(shù)階段結束階段解決通信雙方協(xié)調(diào)配合

問題3.4由統(tǒng)一時鐘信號

控制數(shù)據(jù)傳送充分挖掘

系統(tǒng)總線每瞬間的潛力同步通信異步通信

半同步通信

分離式通信

3.總線通信的四種方式采用應答方式，沒有公共時鐘標準同步、異步結合3.41）同步通信：

總線周期的概念：一次完整的總線傳送操作所需時間稱為總線周期。

總線周期的基本類型:內(nèi)存讀內(nèi)存寫外設讀外設寫正?？偩€周期：由一次地址傳送時間和一次數(shù)據(jù)傳送時間組成。

BURST（猝發(fā)）總線周期：由一次地址傳送時間和多次數(shù)據(jù)傳送時間組成。總線上數(shù)據(jù)的讀/寫方向是相對于主模塊而言的，即：讀：由從模塊發(fā)送，主模塊接收。即從主模塊的角度看是讀入（接收）；寫：由主模塊發(fā)送，從模塊接收。即從主模塊的角度看是向對方寫（發(fā)送）。3.4同步式數(shù)據(jù)輸入T1總線傳輸周期T2T3T4

時鐘

地址

讀命令數(shù)據(jù)3.4同步式數(shù)據(jù)輸出T1總線傳輸周期T2T3T4

時鐘

地址

寫命令數(shù)據(jù)3.4時間分配：一個總線周期中分配的時鐘個數(shù)是固定的，每個時鐘的用途對于任一模塊都是一樣的，不管模塊的操作速度是否一致，所有總線周期的時間是一致的（設計時必須按最慢的模塊、最長的距離來安排公共時鐘周期時間）。特點：控制簡單；當系統(tǒng)中各部件速度差異較大時，嚴重影響總線工作效率；靈活性差；適合于短距離、各部件速度較接近的場合。3.42)異步通信：異步通信是和同步通信完全對立的通信方式，通信雙方無統(tǒng)一的時鐘標準來控制數(shù)據(jù)的傳送過程，各部件可按各自所需的實際時間使用總線。時間配合：主/從部件間采用應答（握手）方式建立聯(lián)系，因此，主/從模塊間要增加兩條應答信號線。

特點：總線周期的長短可隨主/從模塊的實際工作時間變化，因而當系統(tǒng)中各部件速度差異較大時，總線工作效率比同步通信高得多，但控制復雜，比同步通信難實現(xiàn)。3.4異步通信根據(jù)應答信號配合的完善程度，常分為三種類型：不互鎖半互鎖全互鎖主設備從設備請求回答3.4異步通信即可以用于并行傳送也可以用于串行傳送。CPUI/O接口I/O設備數(shù)據(jù)總線地址總線控制總線字或字節(jié)ReadyStrobe特點：按字或字節(jié)各位同時傳送；按應答方式進行聯(lián)系。

異步并行方式：

異步串行方式：特點：按位串行傳送；按應答方式進行聯(lián)系。這種方式要求數(shù)據(jù)格式中設置同步信息。異步串行數(shù)據(jù)格式如下：

CPUI/O接口I/O設備數(shù)據(jù)總線地址總線控制總線二進制位ReadyStrobe起始位（低）

奇偶停止位校驗位（高）0/10/10/10/10/10/10/10/1數(shù)據(jù)位異步串行通信的數(shù)據(jù)傳輸率可以用波特率和比特率來衡量波特率—單位時間內(nèi)傳送二進制數(shù)據(jù)的位數(shù)，單位：bps比特率—單位時間內(nèi)傳送二進制有效數(shù)據(jù)的位數(shù)，單位：bps例：在異步串行傳輸系統(tǒng)中，若字符格式為：1個起始位、7個數(shù)據(jù)位、1個奇校驗位、1個終止位。假設每秒傳輸120個數(shù)據(jù)幀，試計算波特率及比特率。解：由題意知，一幀包括1+7+1+1＝10位所以波特率為（1+7+1+1）×120＝1200bps

一幀中的有效數(shù)據(jù)位為7位所以比特率為1200×（7/10）=840bps3)半同步通信同步發(fā)送方用系統(tǒng)時鐘前沿

發(fā)信號

接收方

用系統(tǒng)時鐘后沿

判斷、識別（同步、異步

結合）異步允許不同速度的模塊和諧工作

增加一條“等待”響應信號

WAIT3.4以輸入數(shù)據(jù)為例的半同步通信時序T1主模塊發(fā)地址T2主模塊發(fā)命令…T3從模塊提供數(shù)據(jù)T4從模塊撤銷數(shù)據(jù)，主模塊撤銷命令Tw

當為低電平時，等待一個TWAITTw

當為低電平時，等待一個TWAIT

讀

命令WAIT

地址

數(shù)據(jù)

時鐘總線傳輸周期T1T2TWTWT3T4上述三種通信的共同點一個總線傳輸周期（以輸入數(shù)據(jù)為例）主模塊發(fā)地址、命令從模塊準備數(shù)據(jù)從模塊向主模塊發(fā)數(shù)據(jù)總線空閑占用總線不占用總線占用總線5)分離式通信充分挖掘系統(tǒng)總線每瞬間的潛力主模塊

申請占用總線，使用完后即放棄總線

的使用權從模塊

申請占用總線，將各種信息送至總線上一個總線傳輸周期子周期1子周期2主模塊3.43.41.各模塊有權申請占用總線分離式通信特點充分發(fā)揮了總線的有效占用2.采用同步方式通信，不等對方回答3.各模塊準備數(shù)據(jù)時，不占用總線4.總線被占用時，無空閑第三章總結：1.為什么要用總線：分散連接連線復雜、效率低2.總線：是計算機系統(tǒng)中各部件之間的公共的信息傳遞通道。3.總線的特點：連線少；易于集成化，可替換性好；分時傳送；缺點4.總線的分類5.總線標準和總線規(guī)范：機械性能、功能、電氣特性等6.總線性能指標：總線寬度、傳輸率等7.總線結構8.集中仲裁的幾種方式：鏈式查詢、計數(shù)器定時查詢、獨立請求的判優(yōu)方法及特點9.總線通信的四種方式：同步、異步、半同步及分離式作業(yè)1.2.4.5.6.7.8.10.16第四章存儲器4.1概述4.2主存儲器4.3高速緩沖存儲器4.4輔助存儲器4.1概述一、存儲器分類1.按存儲介質(zhì)分類(1)半導體存儲器(2)磁表面存儲器(3)磁芯存儲器(4)光盤存儲器易失TTL、MOS磁頭、載磁體硬磁材料、環(huán)狀元件激光、磁光材料非易失

1951年，中國移民王安發(fā)明了磁芯存儲器，IBM于1956年購買了這項技術專利。

(1)存取時間與物理地址無關（隨機訪問）順序存取存儲器磁帶4.12.按存取方式分類(2)存取時間與物理地址有關（串行訪問）隨機存儲器只讀存儲器直接存取存儲器磁盤在程序的執(zhí)行過程中

可讀

可寫在程序的執(zhí)行過程中

只讀磁盤、磁帶、光盤高速緩沖存儲器（Cache）FlashMemory存儲器主存儲器輔助存儲器MROMPROMEPROMEEPROMRAMROM靜態(tài)RAM動態(tài)RAM3.按在計算機中的作用分類4.1三、存儲器的層次結構1、存儲器三個主要特性的關系:速度、容量、價格／位,而這三種指標是相互矛盾的。

為了解決這種問題，選用生產(chǎn)與運行成本不同的、存儲容量不同的、讀寫速度不同的多種存儲介質(zhì)，按一定的層次結構組織成一個統(tǒng)一的存儲器系統(tǒng)，使每種介質(zhì)都處于不同的地位，發(fā)揮不同的作用，充分發(fā)揮各自在速度、容量、成本方面的優(yōu)勢，從而綜合達到最優(yōu)性能價格比，即把這樣一個存儲器組織作為一個整體看，具有容量大、速度快、位價低的綜合指標。這樣一個存儲整體稱為“存儲系統(tǒng)”。

存儲器速度、容量和價位的關系高低小大快慢輔存寄存器緩存主存磁盤光盤磁帶光盤磁帶速度容量價格位／CPUCPU主機1)通用寄存器組：處于CPU內(nèi)部，為執(zhí)行指令方便而設，通常由幾個、十幾個、幾十個寄存器組成，各種機器不等。其速度最快、容量最小、位價最高，但由于容量太小，并不被看成是獨立的存儲級。2）主存：是存儲系統(tǒng)的核心，是計算機自動、高速運行程序必不可少的功能部件，是計算機傳統(tǒng)的五大部件之一。因此，計算機對主存的要求是比較高的，但在目前的存儲技術水平下，主存只能做到容量比較大、速度比較快、位價適中，仍然遠遠滿足不了CPU運行程序的要求。3）高速緩存（Cache）：為了平滑主存與CPU之間的速度之差，加速CPU訪存的速度，在性能較好的計算機中，主存與CPU之間增設了一個緩沖存儲器，其容量比通用寄存器組大得多，比主存小得多，速度接近CPU，位價介于寄存器與主存之間Cache與主存一起構成內(nèi)存。寄存器、Cache、主存由不同指標的半導體存儲器實現(xiàn)。4.14）輔助存儲器（外部存儲器）；為了存放大量備用的程序和數(shù)據(jù)，在主機之外設置了一級輔助存儲器，其容量比主存大得多，速度比主存慢得多，但位價也便宜得多。輔存通常由磁表面存儲器實現(xiàn)，目前大多數(shù)計算機使用磁盤，但由于磁盤的容量實際上也有限，因此有些系統(tǒng)使用磁帶等速度更低、容量更大（磁帶等設備帶盤可換，容量可無限延伸）的磁表面存儲器作為硬盤的后備。由于輔存與主機的連接方式和I/O設備相同，因此主機通常以I/O管理方式管理外存。4.1緩存CPU主存輔存2.緩存主存層次和主存輔存層次緩存主存輔存主存虛擬存儲器10ns20ns200nsms虛地址邏輯地址實地址物理地址主存儲器（速度）（容量）1）Cache—主存層次：根據(jù)程序運行的局部性原理，可以在計算機運行程序時，通過合理的調(diào)度將當前使用最多的一小段程序和數(shù)據(jù)放在Cache中，使CPU大部分時間訪問高速緩存Cache，只有個別的指令或數(shù)據(jù)從緩存中讀不到，需要到主存去取。這樣，從整體運行的效果分析，CPU訪存速度接近于Cache的速度，而尋址空間和位價卻接近于主存。程序運行時的局部性原理表現(xiàn)在：在一小段時間內(nèi)，最近被訪問過的程序和數(shù)據(jù)很可能再次被訪問；在空間上，這些被訪問的程序和數(shù)據(jù)往往集中在一小片存儲區(qū)；在訪問順序上，指令順序執(zhí)行比轉移執(zhí)行的可能性大(大約5:1)4.12）主存—輔存層次：

為了更好地對主存、輔存統(tǒng)一調(diào)度，目前廣泛采用虛擬存儲技術，即將主存與輔存的一部份通過軟硬結合的技術組成虛擬存儲器，程序員可使用這個比主存實際空間大得多的虛擬地址空間編程，當程序運行時，再由軟、硬件自動完成虛擬地址空間與主存實際物理空間的轉換。這個轉換操作對于程序員來說是透明的.因此，從程序員的角度看，他所使用的存儲器其容量和位價接近于輔存，而速度接近于主存。4.1各級存儲器存放的信息必須能夠滿足兩個基本原則：1.一致性原則：同一個信息在各級存儲器中必須保持相同的值。2.包含性原則：處在內(nèi)層（更靠近CPU）存儲器中的信息一定包含在各外層的存儲器中。通過采用層次結構結合軟硬件技術，從整個存儲系統(tǒng)來看，就達到了速度快、容量大、位價低的優(yōu)化效果。4.1基本邏輯門電路1）與門真值表邏輯符號表達式：Y＝AB2）或門真值表邏輯符號表達式：Y＝A+B3）非門真值表邏輯符號表達式：Y＝___A4.2主存儲器一、概述1.主存的基本組成注：MAR存儲器地址寄存器

MDR存儲器數(shù)據(jù)寄存器

MAR、MDR邏輯結構上屬MM，物理位置在CPU芯片中。數(shù)據(jù)線：雙向，或兩組單向線地址線：單向控制線：兩種讀/寫控制線：單向片選控制線：單向存儲體驅動器譯碼器MAR控制電路讀寫電路MDR....................地址總線數(shù)據(jù)總線控制信號譯碼器74LS1384.2(a)邏輯電路(18)(16)(14)(12)(9)(7)(5)(3)1Y31Y42Y12Y22Y32Y41Y21Y11A31A42A12A22A32A41A21A1___2G___1G(2)(4)(6)(8)(11)(13)(15)(17)(1)(19)

1G

2G

1A31A42A12A22A32A41A21A11Y31Y42Y12Y22Y32Y41Y21Y1（b）引腳圖驅動器74LS244當1、19腳是H時，Y為高阻抗；是L時，Y=A。4.22.主存和CPU的連接MDRMARCPU主存讀數(shù)據(jù)總線地址總線寫4.2地址總線AB的位數(shù)決定了可尋址的最大內(nèi)存空間，數(shù)據(jù)總線DB的位數(shù)與工作頻率的乘積正比于最高數(shù)據(jù)入出量，控制總線CB指出總線周期的類型和本次入出操作完成的時刻。

高位字節(jié)

地址為字地址

低位字節(jié)

地址為字地址設地址線24

根按字節(jié)

尋址按字尋址若字長為16

位按字尋址若字長為32

位字地址字節(jié)地址11109876543210840字節(jié)地址字地址4523014203.主存中存儲單元地址的分配4.2224=16M8M4M字地址11109876543210840078151623243189101145670123840字地址0781516232431存儲器格式：

字內(nèi)字節(jié)的小端模式字內(nèi)字節(jié)的大端模式4.24.性能指標（1）存儲容量：存放二進制信息的數(shù)量存儲容量=存儲單元個數(shù)*存儲字長（按字）

=字節(jié)數(shù)（按字節(jié)編址）目前計算機的存儲容量大多以字節(jié)數(shù)來表示

(2)存取速度：一般采用兩種參數(shù)描述

a.存取時間(TA)

指從CPU給出有效地址啟動一次存?。ㄗx/寫）操作到該操作完成所需的時間。讀、寫分別為TAR、TAW

。

b.存取周期(Tmc)指連續(xù)兩次存儲器操作之間的最小時間。間隔略大于TA（3）帶寬：每秒從存儲器進出的最大信息量存取周期反映存儲器的帶寬

例：TMC＝100ns8位數(shù)據(jù)帶寬為1/100ns×8b=80Mb/s提高存儲器的帶寬的途徑a．縮短存取周期，指制造工藝方面,TTL為100ns;MOS為10nsb．增加儲字長c．增加存儲體芯片容量二、半導體存儲芯片簡介1.半導體存儲芯片的基本結構譯碼驅動存儲矩陣讀寫電路1K×4位16K×1位8K×8位片選線讀/寫控制線地址線…數(shù)據(jù)線…地址線（單向）數(shù)據(jù)線（雙向）1041411380,015,015,70,7

讀/寫控制電路

地址譯碼器

字線015…………16×8矩陣…………07D07D位線讀/寫選通A3A2A1A0……2.半導體存儲芯片的譯碼驅動方式(1)線選法（單譯碼方式）4.200000,00,7…0……07……D07D

讀

/寫選通線選法的特點a.譯碼結構簡單，速度快，，但器材用量大（n根地址線需2n套驅動器），當容量較大時，導致成本太高，僅適合于高速小容量存儲器。

b.并行輸入/輸出（數(shù)據(jù)I/O）按多位（字節(jié)）組織4.2A3A2A1A0A40,310,031,031,31

Y地址譯碼器

X地址譯碼器

32×32

矩陣……A9I/OA8A7A56AY0Y31X0X31D讀/寫……(2)重合法（雙譯碼方式）4.200000000000,031,00,31……I/OD0,0讀重合法的特點

a.與線選法相比大大減少了譯碼輸出線根數(shù)，則器材用量也大大減少，有效地降低了存儲器的成本，適用于大容量存儲芯片

b.數(shù)據(jù)位I/O――按位組織4.2三、隨機存儲器

MOS管簡介

一、分類：

NMOS（N溝道增強型場效應晶體管）：P型襯底，N型高摻雜擴散區(qū)（兩個），正電壓開啟；

PMOS（P溝道增強型場效應晶體管）：N型襯底，P型高摻雜擴散區(qū)（兩個），負電壓開啟。

二、邏輯符號：

以NMOS增強型為例介紹——

三、結構：G柵極D漏極S源極P（襯底）N+N+源S柵G漏DSiO2二氧化硅絕緣層B通常襯底和源接在一起四、工作原理：

在電場作用下，半導體表面的導電性能會發(fā)生變化——半導體表面場效應現(xiàn)象。

仍以NMOS為例：當柵極上加一正壓時（>=VT，VT稱為開啟電壓），柵極下方的自由電子被吸引形成“反型層”（與襯底P型導電類型相反），反型層將兩個N區(qū)連通，形成溝道，源、漏極導通。因此反型層也叫溝道。五、開關特性：

以MOS反相器為例，電路圖如下：GDRDVDDS

靜態(tài)特性：

1）UGS<UT時，MOS管截止，輸出UDSUDD，iDS0，相當于斷開。等效電路如下（左圖）：GRDSDVDDrDS導通GRDSDVDD截止輸出

2）UGS>UT時，MOS管導通，輸出UDS0V，等效電路如上（右圖）：

1.靜態(tài)RAM(SRAM)

(1)靜態(tài)RAM基本電路A′觸發(fā)器非端1T4T~觸發(fā)器5TT6、行開關7TT8、列開關7TT8、一列共用A

觸發(fā)器原端T1~T4T5T6T7T8A′A寫放大器寫放大器DIN寫選擇讀選擇DOUT讀放位線A位線A′列地址選擇行地址選擇4.2T1~T4T1T2T3T4T5T6X(行地址)選位線A位線-AVccMOS六管靜態(tài)存儲單元AA’4.2A′T1

~T4T5T6T7T8A寫放大器寫放大器DIN寫選擇讀選擇讀放位線A位線A′列地址選擇行地址選擇DOUT

①靜態(tài)RAM基本電路的

讀

操作行選

T5、T6開4.2T7、T8開列選讀放DOUTVAT6T8DOUTT1~T4T5T6T7T8A′ADIN位線A位線A′列地址選擇行地址選擇寫放寫放讀放DOUT寫選擇讀選擇

②靜態(tài)RAM基本電路的寫

操作行選T5、T6開兩個寫放DIN4.2列選T7、T8開（左）

反相T5A′（右）

T8T6ADINDINT7

(2)靜態(tài)RAM芯片舉例①Intel2114外特性存儲容量1K×4位4.2......I/O1I/O2I/O3I/O4A0A8A9WECSCCVGNDIntel2114

②Intel2114RAM矩陣(64×64)讀A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組4.215…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組00000000004.2

②Intel2114RAM矩陣(64×64)讀第一組第二組第三組第四組15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS00000000004.2

②Intel2114RAM矩陣(64×64)讀150311647326348…………第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀0163248CSWE第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECSCSWE150311647326348…………01632480000000000…………第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000…………CSWE150311647326348…………0163248第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000…………CSWE150311647326348…………0163248讀寫電路讀寫電路讀寫電路讀寫電路第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000…………CSWE讀寫電路讀寫電路讀寫電路讀寫電路150311647326348…………0163248I/O1I/O2I/O3I/O4A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組4.2

③Intel2114RAM矩陣(64×64)寫15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組00000000004.2

③Intel2114RAM矩陣(64×64)寫第一組第二組第三組第四組15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS00000000004.2

③Intel2114RAM矩陣(64×64)寫150311647326348…………第一組第二組第三組第四組4.2

③Intel2114RAM矩陣(64×64)寫15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………WECS第一組第二組第三組第四組4.2

③Intel2114RAM矩陣(64×64)寫I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………WECSI/O1I/O2I/O3I/O4第一組第二組第三組第四組4.2

③Intel2114RAM矩陣(64×64)寫I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………WECSI/O1I/O2I/O3I/O4讀寫電路讀寫電路讀寫電路讀寫電路第一組第二組第三組第四組4.2

③Intel2114RAM矩陣(64×64)寫I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………WECSI/O1I/O2I/O3I/O4讀寫電路讀寫電路讀寫電路讀寫電路第一組第二組第三組第四組4.2

③Intel2114RAM矩陣(64×64)寫I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………讀寫電路讀寫電路讀寫電路讀寫電路I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組4.2

③Intel2114RAM矩陣(64×64)寫I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………I/O1I/O2I/O3I/O4讀寫電路讀寫電路讀寫電路讀寫電路WECS0163248ACSDOUT地址有效地址失效片選失效數(shù)據(jù)有效數(shù)據(jù)穩(wěn)定高阻

(3)靜態(tài)RAM讀

時序tAtCOtOHAtOTDtRC片選有效4.2讀周期

tRC

地址有效下一次地址有效讀時間

tA

地址有效數(shù)據(jù)穩(wěn)定tCO

片選有效數(shù)據(jù)穩(wěn)定tOTD

片選失效輸出高阻tOHA

地址失效后的數(shù)據(jù)維持時間ACSWEDOUTDIN

(4)靜態(tài)RAM(2114)寫

時序tWCtWtAWtDWtDHtWR寫周期

tWC

地址有效下一次地址有效4.2寫時間

tW

寫命令WE

的有效時間tAW

地址有效片選有效的滯后時間tWR

片選失效下一次地址有效tDW數(shù)據(jù)穩(wěn)定

WE失效tDH

WE失效后的數(shù)據(jù)維持時間DD預充電信號讀選擇線寫數(shù)據(jù)線寫選擇線讀數(shù)據(jù)線VCgT4T3T2T11

(1)動態(tài)RAM基本單元電路

2.動態(tài)RAM(DRAM)讀出與原存信息相反讀出時數(shù)據(jù)線有電流為“1”

數(shù)據(jù)線CsT字線DDV010110寫入與輸入信息相同寫入時CS充電為“1”

放電為“0”4.2T3T2T1T無電流有電流單元電路讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D行地址譯碼器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…

(2)動態(tài)RAM芯片舉例①三管動態(tài)RAM芯片(Intel1103)讀00000000000D…00單元電路讀寫控制電路…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…②三管動態(tài)RAM芯片(Intel1103)寫11111②三管動態(tài)RAM芯片(Intel1103)寫A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…11111…②三管動態(tài)RAM芯片(Intel1103)寫A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……0100011111②三管動態(tài)RAM芯片(Intel1103)寫A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……1111110100011②三管動態(tài)RAM芯片(Intel1103)寫…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動態(tài)RAM芯片(Intel1103)寫…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動態(tài)RAM芯片(Intel1103)寫讀寫控制電路…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動態(tài)RAM芯片(Intel1103)寫讀寫控制電路…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動態(tài)RAM芯片(Intel1103)寫讀寫控制電路…（2）單管DRAM芯片4116(16K×

1位)4.2DOUTDINDOUT時序與控制行時鐘列時鐘寫時鐘WERASCAS緩存器行地址緩存器列地址

A'6A'0存儲單元陣列基準單元行譯碼列譯碼器再生放大器列譯碼器讀出放大基準單元存儲單元陣列行譯碼

I/O緩存器數(shù)據(jù)輸出驅動數(shù)據(jù)輸入寄存器

DIN~A'6A'0~4116芯片結構

讀放大器

讀放大器

讀放大器………………………06364127128根行線Cs01271128列選擇讀/寫線數(shù)據(jù)輸入I/O緩沖輸出驅動DOUTDINCs④4116(16K×1位)芯片讀

原理

讀放大器

讀放大器

讀放大器……63000I/O緩沖輸出驅動OUTD

讀放大器

讀放大器

讀放大器………………………06364127128根行線Cs01271128列選擇讀/寫線數(shù)據(jù)輸入I/O緩沖輸出驅動DOUTDINCs…⑤4116(16K×1位)芯片寫

原理數(shù)據(jù)輸入I/O緩沖I/O緩沖DIN讀出放大器

讀放大器630

(3)動態(tài)RAM時序

行、列地址分開傳送寫時序行地址RAS有效寫允許WE有效(高)數(shù)據(jù)

DOUT

有效數(shù)據(jù)

DIN

有效讀時序行地址RAS有效寫允許WE有效(低)列地址CAS有效列地址CAS有效注意：由于DRAM芯片容量較大，導致地址引腳數(shù)大幅度增加，造成制作困難。為此將地址分為行、列地址兩部分，分時使用同一組地址引腳輸入（輸入時間分別由、信號控制），因此DRAM芯片地址引腳數(shù)將減少一半。這同樣意味著：DRAM芯片每增加一根地址引腳，相當于行、列地址各增加一位（共增加了兩位地址），將允許片容量擴大4倍。4.2RASCAS

(4)動態(tài)RAM刷新4.2為什么要使用刷新破壞性讀出再生:讀操作后，被讀單元的內(nèi)容被清為零，必須把剛讀出的內(nèi)容立即寫回去，通常稱其為再生。它影響存儲器的工作頻率，在再生結束前不能開始下一次讀。讀放大器同時又是再生放大器，利用雙穩(wěn)態(tài)結構，在讀出過程中建立起穩(wěn)態(tài)，然后該穩(wěn)態(tài)再自動寫回存儲元。刷新與常規(guī)讀/寫操作不同，為了節(jié)省時間，通常不是按字逐個單元處理，而是每次刷新內(nèi)部存儲矩陣的一行，即為連接在同一行上所有存儲元的電容補充一次能量。因此，刷新周期只送行地址，不送列地址，I/O電路不打開，數(shù)據(jù)線無輸出，相當于一次“內(nèi)部讀”操作。

①集中刷新“死時間率”為32/4000×100%=0.8%“死區(qū)”為0.5μs×32=16μs周期序號地址序號tc0123967396801tctctctc3999VW0131讀/寫或維持刷新讀/寫或維持3968個周期（1984）32個周期（16）刷新時間間隔（2ms）刷新序號???????μsμstcXtcY??????