EDA技術課后答案

EDA習題第一章

1.1EDA的英文全稱是什么？EDA的中文含義是什么？

答：EDA即ElectronicDesignAutomation的縮寫，直譯為:電子設計自動化。

1.2什么叫EDA技術？

答EDA技術有狹義和廣義之分，狹義EDA技術就是以大規(guī)?？删幊桃?guī)律器件為設計載體，

以硬件描述語言為系統(tǒng)規(guī)律描述的主要表達方式，以計算機、大規(guī)?？删幊桃?guī)律淵件的開發(fā)軟

件及試驗開發(fā)系統(tǒng)為設計工具，通過有關的開發(fā)軟件，自動完成用軟件的方式設計的電子系統(tǒng)

到硬件系統(tǒng)的規(guī)律編譯、規(guī)律化簡、規(guī)律分割、規(guī)律綜合及優(yōu)化、規(guī)律布局布線、規(guī)律仿真,

直至完成對于特定目標芯片的適配編譯、規(guī)律映射、編程下載等工作，最終形成集成電子系

統(tǒng)或專用集成芯片的一門技術，或稱為IES/ASIC自動設計技術。

13利用EDA技術進展電子系統(tǒng)的設計有什么特點？

答：①用軟件的方式設計硬件；②用軟件方式設計的系統(tǒng)到硬件系統(tǒng)的轉換是由有關的開

發(fā)軟件自動完成的；③設計過程中可用有關軟件進展各種仿真；④系統(tǒng)可現(xiàn)場編程，在線

升級；⑤整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、牢靠性高。

1.4從使用的角度來講，EDA技術主要包括幾個方面的內容？這幾個方面在整個電子系統(tǒng)的

設計中分別起什么作用？

答：EDA技術的學習主要應把握四個方面的內容：①大規(guī)?？删幊桃?guī)律器件；②硬件描述

語言；③軟件開發(fā)工具；④試驗開發(fā)系統(tǒng)。其中，硬件描述語言是重點。

對于大規(guī)?？删幊桃?guī)律器件，主要是了解其分類、根本構造、工作原理、各廠家產(chǎn)品的系列、性能

指標以及如何選用，而對于各個產(chǎn)品的具休構造不必爭論過細。

對于硬件描述語言，除了把握根本語法規(guī)定外，更重要的是要理解VHDL的三個“精華”：軟件

的強數(shù)據(jù)類型與硬件電路的惟一性、硬件行為的并行性打算了VHDL語言的并行性、軟件仿

真的挨次性與實際硬件行為的并行性；要把握系統(tǒng)的分析與建模方法，能夠將各種根本語法規(guī)

定嫻熟地運用于自己的設計中。

對于軟件開發(fā)工具，應嫻熟把握從源程序的編輯、規(guī)律綜合、規(guī)律適配以及各種仿真、硬件驗

證各步驟的使用。

對于試驗開發(fā)系統(tǒng)，主要能夠依據(jù)自己所擁有的設備，嫻熟地進展硬件驗證或變通地進展硬件

驗證。

1.5什么叫可編程規(guī)律器件（簡稱PLD）?FPGA和CPLD的中文含義分別是什么？國際上生

產(chǎn)FPGA/CPLD的主流公司，并且在國內占有較大市場份額的主要有哪幾家？其產(chǎn)品系列有

哪些？其可用規(guī)律門/等效門數(shù)大約在什么范圍？

答：可編程規(guī)律器件（簡稱PLD）是一種由用戶編程以實現(xiàn)某種規(guī)律功能的型規(guī)律器件。

FPGA和CPLD分別是現(xiàn)場可編程門陣列和簡潔可編程規(guī)律器件的簡稱。

國際上生產(chǎn)FPGA/CPLD的主流公司，并且在國內占有市場份額較大的主要是Xilinx,

Altera,Lattice三家公司。

Xilinx公司的FPGA器件有XC2023,XC3000,XC4000,XC4000E,XC4000XLA,XC5200系列等，

可用門數(shù)為1200?18000：Altera公司的CPLD器件有FLEX6000,FLEX8000,FLEX10K,FLEX10KE

系列等，供給門數(shù)為5000—25000；Lattice公司的ISP-PLD器件有ispLSHOOO,ispLSI2023,

ispLSI3000,ispLSI6000系列等,集成度可多達25000個PLD等效門。

1.6FPGA和CPLD各包括幾個根本組成局部？

答：FPGA在構造上主要分為三個局部，即可編程規(guī)律單元，可編程輸入/輸出單元和可編程連

線三個局部。CPLD在構造上主要包括三個局部，即可編程規(guī)律宏單元，可編程輸入/輸出單

元和可編程內部連線。

1.7FPGA/CPLD有什么特點？二者在存儲規(guī)律信息方面有什么區(qū)分？在實際使用中，在什

么狀況下選用CPLD,在什么狀況下選用FPGA?

1.8常用的硬件描述語言有哪幾種？這些硬件描述語言在規(guī)律描述方面有什么區(qū)分？

答：常用的硬件描述語言有VHDL、Verilog、ABEL。

VHDL：作為IEEE的工業(yè)標準硬件描述語言，在電子工程領域，已成為事實上的通用硬件描

述語言;規(guī)律綜合力氣強，適合行為描述,

Verilog：支持的EDA工具較多，適用于RTL級和門電路級的描述，其綜合過程較VHDL稍簡

潔，但其在高級描述方面不如VHDL。

ABEL：一種支持各種不同輸入方式的HDL,被廣泛用于各種可編程規(guī)律落件的規(guī)律功能設計，

由于其語言描述的獨立性，因而適用于各種不同規(guī)模的可編程器件的設計。

1.9目前比較流行的、主流廠家的EDA的軟件工具有哪些？這些開發(fā)軟件的主要區(qū)分是什

么？

答：目前比較流行的、主流廠家的EDA的軟件工具有Altera的MAX+plusILLattice的ispEXPERT、

Xilinx的FoundationSeries。

1.10對于目標器件為FPGA/CPLD的VHDL設計，其工程設計包括幾個主要步驟？每步的作

用是什么？每步的結果是什么？

答：第一:需要進展“源程序的編輯和編譯”一用確定的規(guī)律表達手段將設計表達出來；其次：要

進展“規(guī)律綜合”…將用確定的規(guī)律表達手段將表達出來的設計經(jīng)過一系列的操作，分解成

一系列的規(guī)律電路及對應的關系（電路分解）：

第三：要進展目標器件的“布線/適配”一在選用的目標器件中建立這些根本規(guī)律電路的對

應關系（規(guī)律實現(xiàn)）

第四：目標器件的編程下載一將前面的軟件設計經(jīng)過編程變成具體的設計系統(tǒng)（物理實現(xiàn)）；

最終要進展硬件仿真/硬件測試…驗證所設計的系統(tǒng)是否符合要求。同時，在設計過程中要

進展有關“仿真”一模擬有關設計結果與設計設想是否相符。設計根本流程如圖1-1所示。

1.11名詞解釋：規(guī)律綜合、規(guī)律適配、行為仿真、功能仿真、時序仿直。

答：規(guī)律綜合：規(guī)律綜合器的功能就是將設計者在EDA平臺上完成的針對某個系統(tǒng)工程的

HDL、原理圖或狀態(tài)圖形的描述，針對給定硬件構造組件進展編譯、優(yōu)化、轉換和綜合，最

終獲得門級電路甚至更底層的電路描述文件。由此可見，綜合器工作前，必需給定最終實現(xiàn)的

硬件構造參數(shù)，它的功能就是將軟件描述與給定硬件構造用某種網(wǎng)表文件的方式聯(lián)系起來。

明顯，綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。綜合過程就是將電路的高級語言描述轉換成

低級的，可與FPGA/CPLD或構成ASIC的門陣列根本構造相映射的網(wǎng)表文件。

規(guī)律適配：適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，產(chǎn)生最終的

下載文件，如JEDEC格式的文件。適配所選定的目標器件（FPGA/CPLD芯片）必需屬于原綜合

器指定的目標器件系列。

行為仿真：在綜合以前可以先對VHDL所描述的內容進展行為仿真，馬上VHDL設計源程序

直接送到VHDL仿真器中仿真，這就是所謂的VHDL行為仿真。由于此時的仿真只是依據(jù)

VHDL的語義進展的，與具體電路沒有關系。

功能仿真：僅對VHDL描述的規(guī)律功能進展測試模擬，以了解其實現(xiàn)的功能是否滿足原設計

的要求，仿真過程不涉及具體器件的硬件特性，如延時特性。

時序仿真：時序仿真是接近真實器件運行的仿真，仿真過程中已將器件特性考慮進去了，因而，

仿真精度要高得多“但時序仿真的仿真文件必需來自針對具體器件的布線/適配器所產(chǎn)生的

仿真文件。綜合后所得的EDIF/XNF門級網(wǎng)表文件通常作為FPGA布線器或CPLD適配器的輸

入文件。通過布線/適配的處理后，布線/適配器將生成一個VHDL網(wǎng)表文件，這個網(wǎng)表文件

中包含了較為準確的延時信息，網(wǎng)表文件中描述的電路構造與布線/適配后的結果是全都的。

此時，將這個VHDL網(wǎng)表文件送到VHDL仿真器中進展仿真，就可以得到準確的時序仿真結

果了

2-1

普：對于PLD產(chǎn)一殷分為：油于乘枳項(ProducL-Tcrm)技術.

IU”竽h〉T2的中小觀桃PLD,以及中;于森找去Sgk-Up技術，SRAMT：2的

大欣模PLD/FPGA.EEPROMTPLD/應小，步HI于5,060門以下的小規(guī)模設計，

運合做電雜的組合電訊，如評碼.SRAM工藝的PLDFPGA,密度高，觸發(fā)器多，安用于

1O,000口以上的大煙模設計，適合做苴雜的時序遺料，如數(shù)字信號處理和各種尊

法。

2-3

lorn公司、Xilinx公司、Lualie。公司方CPLD鋸件系列、FTGA系

列-ISPLS】和pLSI莊輯賺件整列.I：PGA降件H,行高密欣、高速率、豕列化、標

準化.小型化、衣功傀、低功桿、低血本，戰(zhàn)計

院酒方低，可無限次反或編電.*「1現(xiàn)場博加“認尬證安箱點.

2-4

答：CFU)的英文全稱班CwlexProKrKsnuiblutoxicDevice.CPLD的結構

主要由宏◎元.“J掠松迷餞和I/O控制域三部分構成公元觸忒小籍構.H俊

權建歧負優(yōu)信與傳詡.處核所”的寄取元.1/0控制決抽費儲人施小的電氣特性

性制.

2-5

0:FPGA冊的:M有通文、向速中~費利化.航次化?小型化、

務功催、低功，E、低膽本?設計火酒力“『兀國次反復歸松?弁W現(xiàn)均鐵相

網(wǎng)送的征等特點?DL交付Mi佻產(chǎn)前世行和1司封般形式的推模設計.

2-6

,的典文全稱把HroKFuiusubleGuluArray.l；gA的緒構土

俁由打0程理ttf歡（CLB）C土1K由注粗函畋發(fā)生WU觸發(fā):藏、敢訓選抒腓呼電Mttl

闌）、摘入/檢H1模收《150（上要由他人岫發(fā)那、輸人康紳期和摘曲岫坡/頓"刪、

愉舟緩州制力1成,1U個IOB為!制一個小腳?匕們可楂比黃為借入、摘Hi或雙向1/0

1sr/?

功健?！芳翱删幊袒ミB班詞（PIR）（由許條金屬線應構成，這些金屬線理加七可編程

開關.通過自動布線實現(xiàn)各種電跳的連接,從而實現(xiàn)I'PGA內部的CLI3和CLB之間、

CLB和IOB之間的旌掇）警3種“『編程電路和一個SRAM結構的BC*CT方仲單元組成“

CU3是灰現(xiàn)逆假功佗的法本單元,它們通常觀喇地怦列成一個陣列，傲布于格個

芯H中；可編程播入/輸出模塊（IOB）主弟完成芯片上的理第9夕卜部弓I腳的接口,

立間濟才作列在拈片?的四附二可緘松五連加湎（PLR）包招各種K位的注墟線風和

些川編桎連投開大，亡們將各個CLB之間或CLB勺TOB之間以及I0B之「可連椎血

來，構成特延功能的市略.

2.7

6什么叫FPGA的42宣槌式2FPGA那件后哪兒種配苴模式？/種Rd式模式

有什么付點？FFGA的BC爸流程如何？

符：FPGA的配笆模式是指FPGA用來完成設計時的膽箱西！笆《矩指用戶設“輜I

入并編譯后的敖協(xié):由宜文件，構其址入PPGA芯J1內部的“JN立江體器的過程，的

稱下載.只有?經(jīng)過受鈣函代后，F(xiàn)PGA才能實現(xiàn)用廣所福理的速健功佗》和外部卷

接方代.FPGAF5種配置模式,分冽是主動中行配忖模式?主動川行配置模

式，外設閨比模式，從動中行HCH橫式，納花隹配置橫大.主動中行閨比橫式椅點：

曲抨生動申行榜大任寸，需誣例如一個夕卜那甲獰存體牌EPROM或PROM,力先將■屈僵

數(shù)押iF入夕卜部存儲符.［修當電海授迪后,FPGA將自動地從夕卜部中行PROM成EPROM

”.讀取中行BC圖妣明。主動并

3.1比較常用硬件描述語言VHDL、Verilog和ABEL語言的優(yōu)劣。

1.VHDL：描述語言層次較高，不易把握底層電路，對綜合器的性能要求較高。有多種

EDA工具選擇，已成為IEEE標準。

應用VHDL進展工程設計的優(yōu)點是多方面的，具體如下：

（1）與其他的硬件描述語言相比，VHDL具有更強的行為描述力氣。

（2）VHDL具有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期，就能查驗設計系

統(tǒng)的功能可行性，隨時可對系統(tǒng)進展仿真模擬，使設計者對整個工程的構造和功能可行性做出

推斷。

（3）VHDL語句的行為描述力氣和程序構造，打算了它具有支持大規(guī)模設計的分解和已

有設計的再利用功能。

（4）用VHDL完成一個確定的設計，可以利用EDA工具進展規(guī)律綜合和優(yōu)化，并自動把

VHDL描述設計轉變成門級網(wǎng)表（依據(jù)不同的實現(xiàn)芯片）。（5）VHDL對設計的描述具有相

對獨立性。

（6）VHDL具有類屬描述語句和子程序調用等功能，對于完成的設計，在不轉變源程序的條

件下，只需轉變類屬參量或函數(shù)，就能輕易地轉變設計的規(guī)模和構造。

2.Verilog:設計者需要了解電路的構造細節(jié)，對綜合器的性能要求較低.有多種EDA工具選

擇，已成為IEEE標準。

3.ABEL:設計者需要了解電路的構造細節(jié)，對綜合器的性能要求較低。支持ABEL的綜合器只有

一家，ABEL正朝國際化標準努力。

3.2VHDL程序一般包括幾個組成局部？每局部的作用是什么？

（1）三個根本組成局部：庫、程序包使用說明，實體描述和實體對應的構造體描述。（2）庫、

程序包使用說明：用于翻開調用本設計實體將用到的庫、程序包實體描述：用于描述

該設計實體與外界的接口信號說明

構造體描述：用于描述該設計實體內部的組成及內部工作的規(guī)律關系

構造體配置語句主要用于層次化的方式對特定的設計實體進展元件的例化，或是為實體

選定某個特定的構造體

3.3VHDL語言中數(shù)據(jù)對象有幾種？各種數(shù)據(jù)對象的作用范圍如何？各種數(shù)據(jù)對象的實際

物理含義是什么？

（1）數(shù)據(jù)對象有三種：變量、常量、信號

（2）常量的作用范圍取決于其所定義的位置。假設在程序包中定義，則可以用在調用該程

序包的全部設計實體中。假設定義在實體中，則可在這個實體的全部構造體中使用。假設定義

在結構體中，則只能用于該構造體。假設定義在進程/子程序中，則只能用于該進程/子

程序。變量屬于局部量，作用范曲僅限于所定義的進程或子程序內部。

信號屬于全局量，作用范圍取決于其所定義的位置。假設在程序包中定義，則可以用在調

用該程序包的全部設計實體中。假設定義在實體中，則可在這個實體的全部構造體中使用。假

設定義在構造體中，則只能用于該構造體。

（3）信號表示硬件中的連線，用于各并行語句模塊之間的通信。變量一般用于存儲局部臨

時數(shù)據(jù)。常量表示電路中的恒定電平，可使代碼中常數(shù)易于閱讀和修改。

3.4什么叫標識符？VHDL的根本標識符是怎樣規(guī)定的？

（1）標識符用來定義常量、變量、信號、端口、子程序或者參數(shù)的名字。

（2）VHDL的根本標識符就是以英文字母開頭，不連續(xù)使用下劃線，不以下劃線結尾的，由

26個英文大小寫字母，數(shù)字0-9以及下劃線組成的字符串。

3.5信號和變量在描述和使用時有哪些主要區(qū)分？

（1）變量只能在進程或子程序內部定義，用于存儲局部/臨時數(shù)據(jù)。信號只能在進程或子程

序的外部定義，表示硬件中的連線，用于各并行語句模塊之間的通信。

（2）信號用signal關鍵字定義，賦值符號為“<="。變量用variable關鍵字定義，賦值符號

為“：="

（3）信號賦值，可以設定延時量，需要延時一段時間后才執(zhí)行；變量賦值馬上執(zhí)行。

3.6VHDL語言中的標準數(shù)據(jù)類型有哪幾類？用戶可以自己定義的數(shù)據(jù)類型有哪幾類？并

簡潔介紹各數(shù)據(jù)類型C

（1）標量型：屬單元素最根本的數(shù)據(jù)類型，通常用于描述一個單值數(shù)據(jù)對象，它包括實數(shù)

類型、整數(shù)類型、枚舉類型和時何類型。

復合類型：可以由細小的數(shù)據(jù)類型復合而成，如可有標量復合而成。兔合類型主要有

數(shù)組型和記錄型。

存取類型：為給定的數(shù)據(jù)類型的數(shù)據(jù)對象供給存取方式。文件類型：用于供給多

值存取類型。

（2）用戶可自定義的數(shù)據(jù)類型：或舉類型、整數(shù)類型、數(shù)組類型、記錄類型、時間類型、

實數(shù)類型等

3.7BIT數(shù)據(jù)類型和STD_LOGIC數(shù)據(jù)類型有什么區(qū)分？

BIT數(shù)據(jù)類型只能取值?；?,而STD_LOGIC數(shù)據(jù)類型是BIT數(shù)據(jù)類型的擴展，除了。和

1外，還包括7種數(shù)據(jù)類型，分別是U,X,Z,W,L,H,_

3.8用戶怎樣自定義數(shù)據(jù)類型？試舉例說明。

利用類型定義語句TYPE和子類型定義語句SUBTYPE實現(xiàn)。

如TYPEWEEKIS(SON,MON,TUE,WED,THU,FRI,SAT)SUBTYPEDIGITSINTEGERRANGE0TO9

3.9VHDL語言有哪幾類操作符？在一個表達式中有多種操作符時應按怎樣的準則進展運

算？以下三個表達式是否等效：①A<=NOTBANDCORD;②A<=(NOTBANDC)ORD;③

A<=NOTBAND(CORD).

(1)主要有四種操作符規(guī)律運算符，關系運算符，算術運算符，符號運算符此外還有重載運

算符。(2)依據(jù)操作符的優(yōu)先級凹凸進展運算

(3)這三個表達式不等效。1式表達錯誤，對同一優(yōu)先級的不同運算符應加上括號。2和

3式的運算挨次不同。

3.16在CASE語句中在什么狀況下可以不要WHENOTHERS語句？在什么狀況下確定要

WHENOTHERS語句？

答：case語句執(zhí)行時，依據(jù)選擇表達式的值來選擇執(zhí)行哪個挨次語句，要求對于選擇表達式的

每個可能取值，有且僅有一個選擇值與之匹配。因此，當已列出的選擇值能夠掩蓋選擇表達式

的全部可能取值時，可以不要whenothers語句。否則，要用whenothers表示其它未列出

的選擇值。

a.用IF語句設計一個四一十六譯碼器

PROCESS(Gl/g2a,g2b,sel)

begin

if(gl="1"andg2a="0"andg2b="0")then

if(sel="0000w)theny<=w1111111111111110“；

elsif(sel="0001u)theny<=111111111111110

1"；

elsif(sel="0010u)theny<=<*111111111111101

1“；

elsif(sel=u00UM)theny<=i(111111111111011

1"；

elsif(sel="01000)theny<=<*111111111110111

1"；

elsif(sel="01014<)theny<=^111111111101111

1"；

elsif(sel="0110w)theny<=111111111011111

1"；

elsif(sel="0111M)theny<=111111110111111

1“；

elsif(sel="1000a)theny<=111111101111111

1"；

elsif(sel="1001”)theny<=u111111011111111

1"；

elsif(sel="1010rt)theny<=a111110111111111

1"；

elsif(sel="1011w)theny<=u111101111111111

1“；

elsif(sel="1100u)theny<=u111011111111111

1“；

elsif(sel="1101u)theny<=110111111111111

1“；

elsif(sel="1110u)theny<=u101111111111111

1"；elsif(sel="1111”)then

y<=0111111111111111“；else

y<="XXXXXXXXXXXXXXXX

?./

endif;

elseY<=01111111111111111”；

endif;

endprocess;

b.用CASE語句設計一個四一十六譯碼器

caseseiis

when“0000"=>y<=(t11111111111111

10when

“0001"=>y<=a1111111111111101“；

when

“0010"=>y<=w1111111111111011”；

when

“0011"=>y<=^1111111111110111”；

when“0100"=>y<=^11111111111011

11“；

when**0101**=>y<=<*11111111110111

11when

“0110"=>y<=1111111110111111“；

when

“0111M=>y<=u1111111101111111"；

when

“1000"=>y<=^1111111011111111“；

when

“1001u=>y<=a1111110111111111"；

when

“1010"=>y<=^1111101111111111"；

when

“1011"=>y<=1111011111111111"；

when

“1100"=>y<=^1110111111111111"；

when

“1101"=>y<=1101111111111111“；

when

“1110M=>y<=M1011111111111111"；

when

“1111"=>y<=a0111111111111111“；

whenothers=>y<="XXXXXXXXXXXXXXXX"；

endcase

3.22什么叫進程語句？你是如何理解進程語句的并行性和挨次性的雙重特性的？

(1)進程實際上是挨次語句描述的一種進程過程，進程是用于描述大事的，process語句構

造包含了一個代表實體中局部規(guī)律行為的獨立的挨次語句描述的進程

(2)一個構造體中可以有多個并行