數(shù)字電子技術(shù)-3

數(shù)字電子技術(shù)本章內(nèi)容3常用中規(guī)模標(biāo)準(zhǔn)組合邏輯電路2組合邏輯電路的分析方法和設(shè)計(jì)方法4組合電路中的競爭冒險(xiǎn)第3章組合邏輯電路1概

述3.1概述組合邏輯電路的方框圖及特點(diǎn)4213組合邏輯電路的特點(diǎn)

3種基本邏輯門及其表示由3種基本邏輯門導(dǎo)出的其他邏輯門及其表示3.1.1組合邏輯電路的特點(diǎn)組合邏輯電路是指采用兩個(gè)或兩個(gè)以上基本邏輯門來實(shí)現(xiàn)更實(shí)用、更復(fù)雜邏輯功能的電路結(jié)構(gòu)，其特點(diǎn)主要包括以下兩點(diǎn)。（1）在邏輯功能上，組合邏輯電路在任意時(shí)刻的輸出僅取決于該時(shí)刻的輸入，與電路原來的狀態(tài)無關(guān)。（2）在電路結(jié)構(gòu)上，組合邏輯電路中不能包含存儲(chǔ)單元。3.1.2組合邏輯電路的方框圖及特點(diǎn)如圖3-1所示為組合邏輯電路方框圖。圖3-1組合邏輯電路方框圖組合邏輯電路基本構(gòu)成單元為門電路，組合邏輯電路沒有輸出端到輸入端的信號(hào)反饋網(wǎng)絡(luò)。假設(shè)組合電路有n個(gè)輸入變量

，m

個(gè)輸出變量，可以列出如下個(gè)輸出函數(shù)表達(dá)式。3.1.33種基本邏輯門及其表示1．與邏輯如圖3-2所示為與邏輯事件的舉例。圖3-2與邏輯舉例其中，開關(guān)A和B是決定邏輯事件燈L亮還是不亮的兩個(gè)條件。只有當(dāng)A，B都合上時(shí)，燈L才會(huì)亮，否則燈L就不亮，如表3-1所示為與邏輯舉例的因果關(guān)系表。表3-1與邏輯舉例的因果關(guān)系表如圖3-3所示為與邏輯的邏輯電路符號(hào)，稱為與門電路。圖3-3與門邏輯符號(hào)如表3-2所示為與邏輯的真值表，表示二值邏輯變量所有可能取值所對應(yīng)的邏輯事件的狀態(tài)。表3-2與邏輯真值表如圖3-4所示為或邏輯事件的舉例。2．或邏輯圖3-4或邏輯舉例其中，開關(guān)A，B是決定邏輯事件燈L亮還是不亮的兩個(gè)條件。只要A，B中有一個(gè)合上，燈L就亮，只有A，B都不合上時(shí)，燈L才滅，如表3-3所示為或邏輯舉例的因果關(guān)系表。表3-3或邏輯舉例的因果關(guān)系表如圖3-5所示為或邏輯的邏輯電路符號(hào)，稱為或門電路。圖3-5或門邏輯符號(hào)

如表3-4所示為或邏輯的真值表，表示二值邏輯變量所有可能取值所對應(yīng)的邏輯事件的狀態(tài)。表3-4或邏輯真值表3．非邏輯如圖3-6所示為非邏輯事件的舉例。圖3-6非邏輯舉例其中，開關(guān)A是決定非邏輯事件的條件，當(dāng)A合上時(shí)，燈L不亮；當(dāng)A斷開時(shí)，燈L就亮，如表3-5所示為非邏輯舉例的因果關(guān)系表。表3-5非邏輯舉例的因果關(guān)系表如圖3-7所示為非邏輯的邏輯電路符號(hào)，稱為非門電路。圖3-7非門邏輯符號(hào)如表3-6所示為非邏輯的真值表，表示單值邏輯變量所有可能取值所對應(yīng)的邏輯事件的狀態(tài)。表3-6非邏輯真值表3.1.4由3種基本邏輯門導(dǎo)出的其他邏輯門及其表示1．與非門

與非門是實(shí)現(xiàn)先“與”后“非”的數(shù)字單元電路，其邏輯函數(shù)表達(dá)式為如圖3-8（a）所示為先“與”后“非”組合電路；圖3-8（b）所示為與非門邏輯符號(hào)。（a）先“與”后“非”組合電路

（b）與非門邏輯符號(hào)圖3-8與非門組合電路及邏輯符號(hào)如表3-7所示為與非門的真值表。表3-7與非門真值表2．或非門或非門是實(shí)現(xiàn)先“或”后“非”的數(shù)字單元電路，其邏輯函數(shù)表達(dá)式為如圖3-9（a）所示為先“或”后“非”組合電路；圖3-9（b）所示為或非門邏輯符號(hào)。（a）先“或”后“非”組合電路

（b）或非門的邏輯符號(hào)圖3-9或非門組合電路及邏輯符號(hào)如表3-8所示為或非門的真值表。表3-8或非門真值表3．與或非門與或非門是實(shí)現(xiàn)先“與”后“或”再“非”的數(shù)字單元電路，其邏輯函數(shù)表達(dá)式為如圖3-10（a）所示為先“與”后“或”再“非”組合電路；圖3-10（b）所示為與或非門邏輯符號(hào)。（a）先“與”后“或”再“非”組合電路

（b）與或非門的邏輯符號(hào)圖3-10與或非門組合電路及邏輯符號(hào)如表3-9所示為與或非門的真值表。表3-9與或非門的真值表表3-9（續(xù)）4．異或門異或門是實(shí)現(xiàn)異或運(yùn)算的數(shù)字單元電路，指在只有兩個(gè)輸入變量A，B的電路中，當(dāng)A和B取值不同時(shí)輸出為1，否則輸出為0，其邏輯函數(shù)表達(dá)式為如圖3-11（a）所示為異或運(yùn)算組合電路；圖3-11（b）所示為異或門邏輯符號(hào)。（a）異或運(yùn)算組合電路

（b）異或門邏輯符號(hào)圖3-11異或門組合電路及邏輯符號(hào)如表3-10所示為異或門的真值表。5．同或門同或門是實(shí)現(xiàn)同或運(yùn)算的數(shù)字單元電路，是指在只有2個(gè)輸入變量A，B的電路中，當(dāng)A和B取值相同時(shí)輸出為1，否則輸出為0，其邏輯函數(shù)表達(dá)式為如圖3-12（a）所示為同或運(yùn)算組合電路；圖3-12（b）所示為同或門邏輯符號(hào)。如表3-11所示為同或門的真值表。（a）同或運(yùn)算組合電路

（b）同或門邏輯符號(hào)圖3-12同或門組合電路及邏輯符號(hào)01組合邏輯電路的分析方法3.2組合邏輯電路的分析方法和設(shè)計(jì)方法02組合邏輯電路的設(shè)計(jì)方法03組合邏輯電路分析舉例3.2.1組合邏輯電路的分析方法（1）從電路的輸入到輸出逐級(jí)寫出邏輯函數(shù)式，最后得到表示輸出與輸入關(guān)系的邏輯函數(shù)式。（2）然后用公式化簡法或卡諾圖化簡法將得到的函數(shù)式化簡或變換，以使邏輯關(guān)系簡單明了。（3）為了使電路的邏輯功能更加直觀，有時(shí)還可以將邏輯函數(shù)式轉(zhuǎn)換為真值表的形式。（4）最后，根據(jù)真值表說明組合電路功能。首先，要分析事件的因果關(guān)系，確定輸入變量和輸出變量，一般把引起事件的原因設(shè)定為輸入變量，而把事件的結(jié)果作為輸出變量。其次，定義邏輯狀態(tài)的含意，以二值邏輯的0，1兩種狀態(tài)分別代表輸入變量和輸出變量的兩種不同狀態(tài)，稱為邏輯狀態(tài)賦值。最后，根據(jù)給定的因果關(guān)系列出邏輯真值表。3.2.2組合邏輯電路的設(shè)計(jì)方法1．進(jìn)行邏輯抽象2．寫出邏輯函數(shù)式為便于對邏輯函數(shù)進(jìn)行化簡和變換，需要把真值表轉(zhuǎn)換為對應(yīng)的邏輯函數(shù)式。轉(zhuǎn)換的方法已在第一章中講過。3．選定器材的類型為了產(chǎn)生所需要的邏輯函數(shù)，既可以用小規(guī)模集成的門電路組成相應(yīng)的邏輯電路，也可以用中規(guī)模集成的常用組合邏輯器件或可編程邏輯器件等構(gòu)成相應(yīng)的邏輯電路，通常應(yīng)該根據(jù)設(shè)計(jì)對電路的具體要求和器件的資源情況決定采用哪一種類型的器件。在使用小規(guī)模集成的門電路進(jìn)行設(shè)計(jì)時(shí)，未獲得最簡單的設(shè)計(jì)結(jié)果，應(yīng)將函數(shù)式化成最簡形式，即函數(shù)式中相加的乘積項(xiàng)最少，而且每個(gè)乘積項(xiàng)中的因子也最少。如果對所用的器件的種類有附加的限制（如只允許用單一類型的與非門），則還應(yīng)將函數(shù)式變換成與器件種類相適應(yīng)的形式（如將函數(shù)式化作與非形式）。4．將邏輯函數(shù)化簡或變換成適當(dāng)?shù)男问?．工藝設(shè)計(jì)為了將邏輯電路實(shí)現(xiàn)為具體的電路裝置，還需要做一系列的工藝設(shè)計(jì)工作，包括設(shè)計(jì)印刷電路板、機(jī)箱、面板、電源、顯示電路、控制開關(guān)等。最后還必須完成組裝、調(diào)試。3.2.3組合邏輯電路分析舉例例3.2.1如圖3-13所示為某組合邏輯電路的電路結(jié)構(gòu)，試分析該電路的邏輯功能。圖3-13例3.2.1的電路結(jié)構(gòu)（1）圖中輸入變量為A，B，C，D，輸出變量為Y，中間各級(jí)異或門的輸出分別設(shè)為Y0，Y1和Y2，逐級(jí)寫出邏輯函數(shù)式整理后可得Y的邏輯表達(dá)式解：（2）由于Y的邏輯表達(dá)式不能再化簡，所以直接進(jìn)入第3步，列出Y與A，B，C，D的關(guān)系真值表，如表3-12所示。表3-12例3.2.1真值表（3）根據(jù)真值表說明組合電路功能。由表3-12可知，當(dāng)輸入變量A，B，C，D中有奇數(shù)個(gè)變量為邏輯1時(shí)，Y輸出為1；否則Y輸出為0。因此，圖3-13所示電路可以看做是高電平（邏輯值為1）輸入個(gè)數(shù)為奇數(shù)的校驗(yàn)器。（1）異步置數(shù)：當(dāng)時(shí)，不管其他輸入端的狀態(tài)如何，不論有無時(shí)鐘脈沖CP，并行輸入端的數(shù)據(jù)被直接置入計(jì)數(shù)器的輸出端，即。由于該操作不受CP控制，所以稱為異步置數(shù)。由于該計(jì)數(shù)器無清零端，因此需清零時(shí)可用預(yù)置數(shù)的方法置零。（2）保持：當(dāng)且時(shí)，則計(jì)數(shù)器保持原來的狀態(tài)不變。（3）計(jì)數(shù)：當(dāng)且時(shí)，在CP端輸入計(jì)數(shù)脈沖，計(jì)數(shù)器進(jìn)行二進(jìn)制計(jì)數(shù)。當(dāng)時(shí)作加法計(jì)數(shù)；當(dāng)時(shí)作減法計(jì)數(shù)。（6）檢查電路能否自啟動(dòng)。由于圖5-20所示的電路中有4個(gè)觸發(fā)器，它們的狀態(tài)組合共有16種，而8421BCD碼計(jì)數(shù)器只用了10種，稱為有效狀態(tài)，其余6種狀態(tài)稱為無效狀態(tài)。在實(shí)際工作中，當(dāng)由于某種原因，使計(jì)數(shù)器進(jìn)入無效狀態(tài)時(shí)，如果能在時(shí)鐘信號(hào)作用下，最終進(jìn)入有效狀態(tài)，我們就稱該電路具有自啟動(dòng)能力。例3.2.2某雷達(dá)站有3部雷達(dá)A，B，C，其中A和B功率消耗相等，C的消耗功率是A的兩倍。這些雷達(dá)由兩臺(tái)發(fā)電機(jī)X，Y供電，發(fā)電機(jī)X的最大輸出功率等于雷達(dá)A的功率消耗，發(fā)電機(jī)Y的最大輸出功率是雷達(dá)A和C的功率消耗總和。要求設(shè)計(jì)一個(gè)組合邏輯電路，能夠根據(jù)各雷達(dá)的啟動(dòng)、關(guān)閉信號(hào)，以最省電的方式開、停電機(jī)。解：（1）確定輸入變量個(gè)數(shù)為3個(gè)，輸出變量個(gè)數(shù)為2個(gè)，因此可設(shè)輸入變量為A，B，C，設(shè)定雷達(dá)啟動(dòng)狀態(tài)為邏輯1，雷達(dá)關(guān)閉為邏輯0；輸出變量為X，Y，設(shè)定電機(jī)開狀態(tài)為邏輯1，關(guān)狀態(tài)為邏輯0。（2）設(shè)雷達(dá)A的消耗功率為，可得雷達(dá)B，C及發(fā)電機(jī)X，Y的功率根據(jù)輸入與輸出的邏輯關(guān)系，列出X，Y與A，B，C的關(guān)系真值表，如表3-13所示。表3-13例3.2.2真值表（3）根據(jù)真值表，直接畫卡諾圖進(jìn)行化簡，如圖3-14所示。（a）

（b）圖3-14例3.2.2的卡諾圖（4）寫出邏輯電路的最簡輸出表達(dá)式為（5）根據(jù)最簡表達(dá)式畫出邏輯電路圖，如圖3-15所示。圖3-15例3.2.2的電路結(jié)構(gòu)例3.2.3設(shè)計(jì)一個(gè)表決電路，該電路有3個(gè)輸入信號(hào)，輸入信號(hào)有同意及不同意兩種狀態(tài)。當(dāng)多數(shù)同意時(shí)，輸出信號(hào)處于通過的狀態(tài)，否則處于不通過狀態(tài)，用與非門設(shè)計(jì)該邏輯電路。解：（1）確定輸入變量個(gè)數(shù)為3個(gè)，輸出變量個(gè)數(shù)為1個(gè)，因此可設(shè)輸入變量為A，B，C，設(shè)定輸入同意狀態(tài)為邏輯1，不同意為邏輯0；輸出變量為Y，設(shè)定通過狀態(tài)為邏輯1，不通過狀態(tài)為邏輯0。（2）根據(jù)輸入與輸出的邏輯關(guān)系，列出Y與A，B，C的關(guān)系真值表，如表3-14所示。表3-14例3.2.3真值表（3）根據(jù)真值表，直接畫卡諾圖進(jìn)行化簡，如圖3-16所示。圖3-16例3.2.3的卡諾圖（4）寫出最簡表達(dá)式，并根據(jù)設(shè)計(jì)要求變換為與非—與非表達(dá)式（5）根據(jù)與非—與非表達(dá)式畫出邏輯電路圖，如圖3-17所示。圖3-17例3.2.3的電路結(jié)構(gòu)3.3常用中規(guī)模標(biāo)準(zhǔn)組合邏輯電路編碼器4213加法器譯碼器數(shù)據(jù)選擇器3.3.1加法器1．1位半加器1）1位半加器的定義如果不考慮低位輸入的進(jìn)位，而只考慮本位兩數(shù)相加，稱半加。實(shí)現(xiàn)半加運(yùn)算的電路叫半加器。2）1位半加器的設(shè)計(jì)原理1位半加器有兩個(gè)輸入變量A，B，代表兩個(gè)1位二進(jìn)制數(shù)的輸入；有兩個(gè)輸出變量S，C，分別代表相加產(chǎn)生的和與進(jìn)位輸出。根據(jù)1位二進(jìn)制加法原理，可列出S，C與A，B的關(guān)系真值表，如表3-15所示。表3-151位半加器真值表根據(jù)真值表所示邏輯功能，可寫出1位半加器的輸出表達(dá)式為畫出1位半加器的邏輯電路，結(jié)構(gòu)如圖3-18（a）所示；1位半加器的圖形符號(hào)如圖3-18（b）所示。（a）電路結(jié)構(gòu)

（b）邏輯符號(hào)圖3-181位半加器例3.3.1用3個(gè)1位半加器構(gòu)成下列4個(gè)函數(shù)。（1）（2）（3）（4）解：由于1位半加器由異或門和與門構(gòu)成，這4個(gè)邏輯函數(shù)也是由這兩種邏輯運(yùn)算構(gòu)成，可得所設(shè)計(jì)的邏輯電路圖如圖3-19所示。圖3-19例3.3.1的電路結(jié)構(gòu)2．1位全加器1）1位全加器的定義如果相加時(shí)，考慮來自低位的進(jìn)位及向高位的進(jìn)位，則稱為全加。實(shí)現(xiàn)全加運(yùn)算的電路叫全加器。2）1位全加器的設(shè)計(jì)原理1位全加器有3個(gè)輸入變量，以及低一位的進(jìn)位輸入；有2個(gè)輸出變量，，分別代表相加產(chǎn)生的和與進(jìn)位輸出。如圖3-20所示為全加運(yùn)算示意圖。圖3-201位全加器第i位加法示意圖根據(jù)全加運(yùn)算示意圖，列出，與A，B的關(guān)系真值表，如表3-16所示。表3-161位全加器真值表（a）

（b）圖3-211位全加器卡諾圖如圖3-21所示，根據(jù)真值表，直接畫卡諾圖進(jìn)行化簡。由圖3-21可寫出1位全加器的輸出表達(dá)式為畫出1位全加器的邏輯電路圖，如圖3-22（a）所示，如圖3-22（b）所示為1位全加器的圖形符號(hào)。（a）電路結(jié)構(gòu)

（b）邏輯符號(hào)圖3-221位全加器如圖3-23所示為由4位全加器組成的4位二進(jìn)制串行進(jìn)位加法器的邏輯框圖。3．多位加法器1）串行進(jìn)位加法器圖3-234位二進(jìn)制串行進(jìn)位加法器一位全加器的進(jìn)位表達(dá)式可寫為2）超前進(jìn)位加法器由上式可得第1位的進(jìn)位輸出為令稱為第位的進(jìn)位傳輸項(xiàng)，稱為第i位的進(jìn)位產(chǎn)生項(xiàng)，4位加法器中第0位的進(jìn)位輸出為消去

C0可得同理得到第2，3位的進(jìn)位輸出表達(dá)式，則超前進(jìn)位加法器的輸出表達(dá)式為因此，當(dāng)兩個(gè)4位二進(jìn)制數(shù)及最低進(jìn)位輸入C-1確定后，根據(jù)C0，C1，C2，C3

的表達(dá)式可確定超前進(jìn)位電路，產(chǎn)生每位全加器的進(jìn)位輸入，畫出4位超前進(jìn)位加法器的邏輯電路圖，如圖3-24所示。圖3-244位二進(jìn)制超前進(jìn)位加法器的電路結(jié)構(gòu)如圖3-25所示為4位超前進(jìn)位加法器74LS283的邏輯符號(hào)表示。圖3-254位超前進(jìn)位加法器74LS283的邏輯符號(hào)例3.3.2試用4位加法器完成余3碼到8421碼的轉(zhuǎn)換。解：對于一個(gè)十進(jìn)制數(shù)，余3碼比相應(yīng)的8421碼多3，所以要實(shí)現(xiàn)余3碼到8421碼的轉(zhuǎn)換，只要將余3碼減去3（0011）即可。例如，十進(jìn)制的“9”用8421碼表示為“1001”，而用余3碼表示則為“1001+0011=1100”。由于要求使用加法器實(shí)現(xiàn)減法運(yùn)算，所以減數(shù)應(yīng)變成補(bǔ)數(shù)（即0011→1101）。設(shè)余3碼的變量為，8421碼輸出為，在4位全加器的A3～A0端接上余3碼，B3～B0端接上固定代碼1101（（3）補(bǔ)碼為“1101”），就能把余3碼轉(zhuǎn)換成8421碼，其邏輯電路如圖3-26所示。圖3-26例3.3.2的電路結(jié)構(gòu)3.3.2編碼器1．編碼器概述1位二進(jìn)制可表示“0”和“1”兩種狀態(tài)，位二進(jìn)制數(shù)有種狀態(tài)，種狀態(tài)能表示個(gè)數(shù)據(jù)信息。進(jìn)行編碼設(shè)計(jì)時(shí)，首先要人為指定數(shù)（或者信息）與代碼的對應(yīng)關(guān)系，一般用編碼表或編碼矩陣實(shí)現(xiàn)。現(xiàn)以2位輸出編碼為例，說明二進(jìn)制編碼器的設(shè)計(jì)原理。2位二進(jìn)制編碼器有4個(gè)要求編碼的輸入信號(hào)，2個(gè)輸出信號(hào)；根據(jù)輸入信號(hào)編碼要求唯一性，即當(dāng)輸入某個(gè)信號(hào)要求編碼時(shí)，其他3個(gè)輸入不能有編碼要求。假設(shè)為高電平時(shí)要求編碼，其對應(yīng)為00，同理，為高電平時(shí)對應(yīng)為01，為高電平時(shí)對應(yīng)為10，為高電平時(shí)對應(yīng)為11，列出2位二進(jìn)制編碼器真值表，如表3-17所示。表3-172位二進(jìn)制編碼器真值表根據(jù)真值表所示邏輯功能，可寫出2位二進(jìn)制編碼器的輸出表達(dá)式為畫出2位二進(jìn)制編碼器的邏輯電路圖，如圖3-27所示。圖3-272位二進(jìn)制編碼器的電路結(jié)構(gòu)2．3位二進(jìn)制優(yōu)先編碼器優(yōu)先編碼器是指當(dāng)編碼器的輸入端同時(shí)出現(xiàn)多個(gè)編碼要求時(shí)，編碼器會(huì)從中選擇優(yōu)先級(jí)最高的端口信號(hào)作為輸入信號(hào)，并輸出其對應(yīng)編碼。3位二進(jìn)制優(yōu)先編碼器有8個(gè)輸入信號(hào)端：，其中的非號(hào)表示當(dāng)為低電平時(shí)該信號(hào)要求編碼；3位編碼輸出：

，其中的非號(hào)表示輸出為對應(yīng)二進(jìn)制的反碼。假設(shè)的編碼優(yōu)先級(jí)最高，次之，依次類推，的編碼優(yōu)先級(jí)最低，則可得3位二進(jìn)制優(yōu)先編碼器的真值表，如表3-18所示。表3-183位二進(jìn)制優(yōu)先編碼器真值表表3-18中的“×”表示取值為任意值，即可以“×”為0或1。根據(jù)真值表所示邏輯功能，可寫出3位二進(jìn)制優(yōu)先編碼器的輸出表達(dá)式為畫出3位二進(jìn)制優(yōu)先編碼器的邏輯電路圖，如圖3-28所示。圖3-283位二進(jìn)制優(yōu)先編碼器的電路結(jié)構(gòu)如圖3-29（a）所示為8線—3線優(yōu)先編碼器74LS148的邏輯符號(hào)圖，圖3-29（b）所示為8線—3線優(yōu)先編碼器74LS148的引腳圖。3．集成8線—3線優(yōu)先編碼器（a）邏輯符號(hào)

（b）引腳說明圖3-298線—3線優(yōu)先編碼器74LS148（1）～：輸入端，低電平有效。（2），，：輸出端，低電平有效。（3）：選通輸入端。時(shí)，編碼器正常工作；時(shí)，所有輸出均被封鎖為高電平。（4）：選通輸出端，用于擴(kuò)展編碼。只有當(dāng)所有輸入均為高電平（沒有編碼輸入），且時(shí)，。（5）：擴(kuò)展端，用于擴(kuò)展編碼。當(dāng)，且任意一個(gè)輸入端為低電平（有編碼輸入）時(shí)，。74LS148的功能如表3-19所示。表3-1974LS148的功能表（1）第1行：當(dāng)時(shí)，集成8線—3線優(yōu)先編碼器禁止編碼輸出，。（2）第2行：當(dāng)時(shí)，允許編碼器編碼，此時(shí)輸入信號(hào)

，說明8個(gè)輸入信號(hào)都沒有編碼要求，狀態(tài)輸出端。（3）第3～10行：當(dāng)，且輸入信號(hào)至少有一個(gè)有編碼要求時(shí)，。此時(shí)，

會(huì)輸出其中優(yōu)先級(jí)最高的輸入信號(hào)所對應(yīng)的編碼。（4）芯片擴(kuò)展時(shí)，主要作為控制端使用。如果構(gòu)成16線—4線優(yōu)先編碼器，可以用兩片74LS148優(yōu)先編碼器加少量的門電路構(gòu)成，具體步驟為：例3.3.3已知16個(gè)低電平輸入信號(hào)～分別編為0000～1111共16個(gè)4位二進(jìn)制代碼，其中的優(yōu)先權(quán)最高，的優(yōu)先權(quán)最低，試用兩片74LS148接成16線—4線優(yōu)先編碼器。解：（1）確定的編碼優(yōu)先級(jí)最高，次之，依次類推，最低。（2）用一片74LS148作為高位片作為該片的信號(hào)輸入；另一片74LS148作為低位片

作為該片的信號(hào)輸入。（3）根據(jù)編碼優(yōu)先級(jí)順序，高位片的選通輸入端作為總的選通輸入（接地），低位片的選通輸入端接高位片的選通輸出端，高位片的端作為4位編碼器的最高位輸出，低位片的作為總的選通輸出，兩片的信號(hào)相與作為總的優(yōu)先擴(kuò)展輸出，兩片的信號(hào)相與作為對應(yīng)的輸出。畫出16線—4線優(yōu)先編碼器的邏輯電路圖，如圖3-30所示。圖3-30例3.3.3的電路結(jié)構(gòu)3.3.3譯碼器1．3線—8線二進(jìn)制譯碼器假設(shè)輸入信號(hào)為二進(jìn)制原碼，輸出信號(hào)為低電平有效，3線—8線二進(jìn)制譯碼器輸入的3位二進(jìn)制代碼為；個(gè)輸出信號(hào)為。任何時(shí)刻二進(jìn)制譯碼器的輸出信號(hào)只允許一個(gè)輸出信號(hào)有效。根據(jù)設(shè)計(jì)要求，可得3位二進(jìn)制譯碼器的真值表，如表3-20所示。表3-203線—8線二進(jìn)制譯碼器真值表根據(jù)真值表所示邏輯功能，可寫出3位二進(jìn)制譯碼器的輸出表達(dá)式為2．集成3線—8線譯碼器將設(shè)計(jì)好的3線—8線譯碼器封裝在一個(gè)集成芯片上，便成為集成3線—8線譯碼器，如圖3-31所示為74LS138邏輯符號(hào)圖。圖3-31集成3線—8線譯碼器74LS138邏輯符號(hào)74LS138的功能如表3-21所示。表3-2174LS138的功能表例3.3.4試用兩片74LS138接成4線—16線譯碼器。解：（1）確定譯碼器的個(gè)數(shù)：由于輸出有16個(gè)信號(hào)，至少需要2個(gè)3線—8線二進(jìn)制譯碼器。（2）擴(kuò)展后輸入的二進(jìn)制代碼有4個(gè)，除了使用芯片原有的3個(gè)二進(jìn)制代碼輸入端作為低3位代碼輸入外，還需要在3個(gè)選通控制端中選擇一個(gè)作為最高位代碼輸入端。如圖3-32所示，畫出4位二進(jìn)制譯碼器的邏輯電路圖。圖3-32例3.3.4的電路結(jié)構(gòu)3．顯示譯碼器1）半導(dǎo)體顯示器件某些特殊半導(dǎo)體材料做成的PN結(jié)，在外加一定電壓時(shí)，能將電能轉(zhuǎn)化成光能，利用這種PN結(jié)的發(fā)光特性制作成的顯示器件稱為半導(dǎo)體顯示器件。常用半導(dǎo)體顯示器件有單個(gè)的發(fā)光二極管及由多個(gè)發(fā)光二極管組成的LED數(shù)碼管等，如圖3-33所示為二者的邏輯符號(hào)圖。（a）發(fā)光二極管

（b）LG5611B型LED數(shù)碼管圖3-33半導(dǎo)體顯示器件如圖3-34所示，調(diào)整電阻R的大小，可以改變發(fā)光二極管D的亮度。（a）集成與非門驅(qū)動(dòng)電路

（b）半導(dǎo)體三極管驅(qū)動(dòng)電路圖3-34半導(dǎo)體顯示器件驅(qū)動(dòng)電路

如圖3-35所示，在構(gòu)成顯示譯碼器時(shí)，對于LED共陽極數(shù)碼管，要使某段發(fā)亮，該段應(yīng)接低電平；對于LED共陰極數(shù)碼管，要使某段發(fā)亮，該段應(yīng)接高電平。（a）共陽極

（b）共陰極圖3-35LED數(shù)碼管兩種接法2）液晶顯示器件液晶顯示器件（LCD）是一種平板薄型顯示器件。由于它的驅(qū)動(dòng)電壓低，工作電流非常小，與CMOS電路結(jié)合可以構(gòu)成微功耗系統(tǒng)，所以被廣泛應(yīng)用于電子鐘表、電子計(jì)算機(jī)以及其他儀器和儀表中。如圖3-36（a）所示是字段a的液晶顯示器件交流驅(qū)動(dòng)電路，圖3-36（b）所示是產(chǎn)生交流電壓的工作波形。（a）驅(qū)動(dòng)電路

（b）電壓波形圖3-36液晶顯示器件如圖3-37所示，顯示譯碼器的輸入信號(hào)為8421碼，輸出為對應(yīng)下標(biāo)的數(shù)碼管7段控制信號(hào)。3）顯示譯碼器圖3-37顯示譯碼器如圖3-38所示，當(dāng)輸入不同的BCD碼，輸出應(yīng)控制每段LED數(shù)碼管按下列方式發(fā)亮。圖3-38BCD碼所對應(yīng)的10個(gè)十進(jìn)制數(shù)顯示形式由圖3-38可得8421BCD碼七段顯示譯碼器的真值表，如表3-22所示。表3-228421BCD碼七段顯示譯碼器真值表如圖3-39所示，根據(jù)真值表，直接畫卡諾圖進(jìn)行化簡。圖3-398421BCD碼七段顯示譯碼器的卡諾圖由圖3-39可寫出8421BCD碼七段顯示譯碼器的輸出表達(dá)式為如圖3-40所示為顯示譯碼器與共陽極顯示器的電路連接圖。圖3-40顯示譯碼器與共陽極顯示器的電路連接圖（1）根據(jù)函數(shù)自變量個(gè)數(shù)確定譯碼器的輸入編碼位數(shù)。（2）將函數(shù)自變量與譯碼器輸入編碼一一對應(yīng)。（3）寫出函數(shù)的標(biāo)準(zhǔn)與或式。（4）函數(shù)的標(biāo)準(zhǔn)與或式轉(zhuǎn)換成與非—與非式。（5）然后用譯碼器加與非門構(gòu)成邏輯函數(shù)。4．譯碼器的應(yīng)用例3.3.5試用74LS138及少量與非門構(gòu)成1位全加器。解：1位全加器有3個(gè)輸入變量，而74LS138有3位編碼輸入，因此可以采用74LS138譯碼器構(gòu)成1位全加器。由前文可知1位全加器的輸出表達(dá)式為根據(jù)設(shè)計(jì)要求，需要將上式寫成與非—與非式表達(dá)式的形式，即將分別與譯碼器輸入對應(yīng)，用卡諾圖化簡法將表達(dá)式轉(zhuǎn)換為標(biāo)準(zhǔn)與或表達(dá)式的形式，即由前文可知74LS138譯碼器的輸出表達(dá)式為因此，的表達(dá)式可以通過譯碼器加2個(gè)與非門實(shí)現(xiàn)。畫出1位全加器的邏輯電路圖，如圖3-41所示。圖3-41例3.3.5的電路結(jié)構(gòu)3.3.4數(shù)據(jù)選擇器數(shù)據(jù)選擇器又名多路選擇器，簡稱MUX，其功能是能從多個(gè)數(shù)據(jù)輸入通道中，按要求選擇其中一個(gè)通道的數(shù)據(jù)傳送到輸出通道中，類似于如圖3-42所示的單刀多擲開關(guān)。圖3-42單刀多擲開關(guān)1．4選1數(shù)據(jù)選擇器圖3-434選1數(shù)據(jù)選擇器如圖3-43所示為4選1數(shù)據(jù)選擇器。其中為4個(gè)輸入信號(hào)；為2個(gè)地址輸入信號(hào)；為輸出信號(hào)。根據(jù)數(shù)據(jù)選擇器的定義，可列出4選1數(shù)據(jù)選擇器的真值表，如表3-23所示。表3-234選1數(shù)據(jù)選擇器真值表根據(jù)真值表所示邏輯功能，可寫出4選1數(shù)據(jù)選擇器的輸出表達(dá)式為2．8選1數(shù)據(jù)選擇器如圖3-44所示為8選1數(shù)據(jù)選擇器74LS151的邏輯符號(hào)圖。圖3-44集成8選1數(shù)據(jù)選擇器74LS151圖形符號(hào)根據(jù)數(shù)據(jù)選擇器的定義，可列出8選1數(shù)據(jù)選擇器的真值表，如表3-24所示。表3-248選1數(shù)據(jù)選擇器真值表（1）當(dāng)選通控制端時(shí)，互補(bǔ)輸出端，數(shù)據(jù)選擇器被禁止。（2）當(dāng)選通控制端時(shí)，數(shù)據(jù)選擇器被選通，此時(shí)互補(bǔ)輸出端的輸出表達(dá)式為3．集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器類型較多，如74LS153為雙4選1數(shù)據(jù)選擇器。如圖3-45所示為74LS153的引腳排列圖，它有兩個(gè)地址端A1和A0，可選擇四個(gè)數(shù)據(jù)D0～D3。圖3-45雙4選1數(shù)據(jù)選擇器74LS1534．?dāng)?shù)據(jù)選擇器的應(yīng)用（1）如果設(shè)計(jì)的數(shù)據(jù)選擇器輸入信號(hào)的個(gè)數(shù)多于所選數(shù)據(jù)選擇器輸入信號(hào)的個(gè)數(shù)，這時(shí)可以選擇芯片的擴(kuò)展。如圖3-46所示，將2片4選1數(shù)據(jù)選擇器擴(kuò)展為8選1數(shù)據(jù)選擇器。圖3-464選1數(shù)據(jù)選擇器擴(kuò)展為8選1數(shù)據(jù)選擇器（2）數(shù)據(jù)選擇器的另一用途是代替小規(guī)模電路實(shí)現(xiàn)組合邏輯函數(shù)。一般4選1數(shù)據(jù)選擇器可實(shí)現(xiàn)任何3變量組合函數(shù)，8選1數(shù)據(jù)選擇器可實(shí)現(xiàn)4變量組合函數(shù)等。例3.3.6用4選1實(shí)現(xiàn)函數(shù)。解：將函數(shù)整理后，可得如圖3-47所示，畫出函數(shù)的邏輯電路圖。圖3-47例3.3.6的電路結(jié)構(gòu)例3.3.7用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)

。解：將函數(shù)整理后，可得把輸入變量A，B，C連接到8選1數(shù)據(jù)選擇器的地址輸入A3，

A2，A1

，進(jìn)行代數(shù)比較可列出對照表，如表3-25所示。表3-258選1數(shù)據(jù)選擇真值表如圖3-48所示，畫出函數(shù)的邏輯電路圖。圖3-48例3.3.7的電路結(jié)構(gòu)例3.3.8如圖3-49所示，已知組合電路由雙4選1數(shù)據(jù)選擇器74LS153組成，試寫出電路的輸出函數(shù)，的邏輯表達(dá)式。圖3-49例3.3.8的電路結(jié)構(gòu)解：根據(jù)4選1數(shù)據(jù)選擇器功能表，可寫出4選1數(shù)據(jù)選擇器的輸出表達(dá)式為由圖3-49的電路接線情況可知3.4組合電路中的競爭冒險(xiǎn)組合電路中的競爭冒險(xiǎn)判別方法213組合電路中的競爭冒險(xiǎn)現(xiàn)象消除組合電路中競爭冒險(xiǎn)的方法3.4.1組合電路中的競爭冒險(xiǎn)現(xiàn)象如果輸入到門電路的兩個(gè)信號(hào)同時(shí)向相反方向跳變，則在輸出端可能會(huì)出現(xiàn)不符合邏輯規(guī)律的尖峰脈沖，如圖3-50所示。（a）通過與門電路

（b）通過或門電路圖3-50由于競爭而產(chǎn)生的尖峰脈沖在圖3-50（a）中，A

與B同時(shí)分別由1變到0，0變到1時(shí)，做以下3種情況的分析。（1）不考慮信號(hào)通過與門的延遲時(shí)間，則與門輸出。（2）考慮信號(hào)通過與門的延遲時(shí)間，且B在A下降到低于

之前就上升到高于，這時(shí)在輸出端將出現(xiàn)不符合邏輯規(guī)律的正尖峰脈沖，如圖3-50（a）輸出波形所示，其中表示從一個(gè)穩(wěn)態(tài)過渡到另一個(gè)穩(wěn)態(tài)的過渡時(shí)間。（3）考慮信號(hào)通過與門的延遲時(shí)間，但B在A

下降到低于

之后才上升到高于，這時(shí)在輸出端將不出現(xiàn)正尖峰脈沖。在圖3-50（b）中，A

與B同時(shí)分別由1變到0，0變到1時(shí)，做以下3種情況的分析。（1）不考慮信號(hào)通過或門的延遲時(shí)間，則或門輸出。（2）考慮信號(hào)通過或門的延遲時(shí)間，且B在A

下降到低于

之后才上升到高于，這時(shí)在輸出端將出現(xiàn)不符合邏輯規(guī)律的負(fù)尖峰脈沖，如圖3-50（b）輸出波形所示，其中表示從一個(gè)穩(wěn)態(tài)過渡到另一個(gè)穩(wěn)態(tài)的過渡時(shí)間。（3）考慮信號(hào)通過或門的延遲時(shí)間，但B在A

下降到低于

之前就上升到高于，這時(shí)在輸出端