數(shù)字電路與邏輯設(shè)計(jì)教程-第2章

第2章邏輯門(mén)電路2.1半導(dǎo)體器件的開(kāi)關(guān)特性2.2雙極型邏輯門(mén)電路2.3單極型邏輯門(mén)電路本章小結(jié)2.1半導(dǎo)體器件的開(kāi)關(guān)特性在電子電路中，用高、低電平分別表示邏輯值的1和0兩種狀態(tài)，獲得輸出高、低電平的原理可由圖2-1表示。當(dāng)開(kāi)關(guān)S斷開(kāi)時(shí)，輸出電壓U0為高電平;而開(kāi)關(guān)S接通以后輸出便為低電平。開(kāi)關(guān)S是用晶體二極管或三極管組成的。只要能通過(guò)輸人信號(hào)Ui控制二極管或三極管，使其工作在截止和導(dǎo)通兩個(gè)狀態(tài)，它們就可以起到圖2-1中開(kāi)關(guān)S的作用。如果用高電平表示邏輯1，用低電平表示邏輯0，則這種表示方法為正邏輯，如圖2-2(a)所示。反之，若以輸出的高電平表示0，而以低電平表示1，則稱(chēng)為負(fù)邏輯，如圖2-2(b)所示。除非特別說(shuō)明，否則本書(shū)一律采用正邏輯。下一頁(yè)返回2.1半導(dǎo)體器件的開(kāi)關(guān)特性2.1.1二極管的開(kāi)關(guān)特性由于半導(dǎo)體二極管具有單向?qū)щ娦?，即外加正向電壓時(shí)導(dǎo)通，外加反向電壓時(shí)截止，所以它相當(dāng)于一個(gè)受外加電壓極性控制的開(kāi)關(guān)。用它取代圖2-1中的S，可以得到圖2-3所示的開(kāi)關(guān)電路。假定輸入信號(hào)的高電平UIH=UCC=10V，低電平UIL=0V，并假定二極管VD為理想開(kāi)關(guān)元件，即正向?qū)娮铻?Ω，反向電阻為無(wú)窮大，則當(dāng)UI=UIH時(shí)，VD截止，U0=UOH=UCC，而當(dāng)Ui=UIL=0V時(shí)，VD導(dǎo)通，U0=UOL=0V。因此，可以用高、低電平控制二極管的開(kāi)關(guān)狀態(tài)，并在輸出端得到相應(yīng)的高、低電平輸出信號(hào)。上一頁(yè)下一頁(yè)返回2.1半導(dǎo)體器件的開(kāi)關(guān)特性然而在分析各種實(shí)際的二極管電路時(shí)發(fā)現(xiàn)，二極管的特性不是理想的開(kāi)關(guān)特性，存在幾個(gè)差別:半導(dǎo)體二極管的反向電阻不是無(wú)窮大，正向電阻也不是。;電壓和電流是非線(xiàn)性的;還存在PN結(jié)表面的漏電阻和半導(dǎo)體的體電阻等。所以不是任何時(shí)候都滿(mǎn)足上面對(duì)二極管特性所作的假定。圖2-4給出廠(chǎng)二極管3種近似的伏安特性曲線(xiàn)和對(duì)應(yīng)的等效電路。當(dāng)外電路的等效電源UCC和等效電阻RL都很小時(shí)，二極管的正向?qū)▔航岛驼螂娮瓒疾荒芎雎?，這時(shí)可以用圖2-4(a)中的折線(xiàn)作為二極管的近似特性曲線(xiàn)，并得到相應(yīng)的等效電路。上一頁(yè)下一頁(yè)返回2.1半導(dǎo)體器件的開(kāi)關(guān)特性當(dāng)二極管的正向?qū)▔航岛屯饧与娫措妷合啾炔荒芎雎?，而與外接電阻相比二極管的正向電阻可以忽略時(shí)，可采用圖2-4(b)所示的近似特性曲線(xiàn)和等效電路。當(dāng)加到二極管兩端的電壓小于UON時(shí)，流過(guò)二極管的電流近似看做0mA。當(dāng)外加電壓大于UON以后，二極管導(dǎo)通，而且電流增加時(shí)二極管兩端的電壓基本不變，仍等于UON。下面將要討論到的開(kāi)關(guān)電路中，多數(shù)符合這種工作條件(即外加電源電壓較低而外接電阻較大)，因此經(jīng)常使用這種方法。當(dāng)二極管的正向?qū)▔航岛驼螂娮枧c外加電源電壓和外接電阻相比均可忽略時(shí)，可以把二極管看做理想開(kāi)關(guān)，用圖2-4(c)中與坐標(biāo)重合的折線(xiàn)近似代替二極管的伏安特性曲線(xiàn)。上一頁(yè)下一頁(yè)返回2.1半導(dǎo)體器件的開(kāi)關(guān)特性2.1.2三極管的開(kāi)關(guān)特性在數(shù)字電路中，晶體三極管和二極管一樣也常作開(kāi)關(guān)使用。在模擬電路中已介紹了三極管的伏安曲線(xiàn)可分為3個(gè)工作區(qū)域:放大區(qū)、截止區(qū)和飽和區(qū)。對(duì)應(yīng)這3個(gè)工作區(qū)域，三極管具有放大、截止和飽和三種工作狀態(tài)。在模擬電路中，三極管主要工作于放大狀態(tài);在數(shù)字電路中，三極管作為開(kāi)關(guān)元件，主要工作于截止和飽和這兩種狀態(tài)，而放大狀態(tài)只是三極管從一種穩(wěn)定狀態(tài)向另一種穩(wěn)定狀態(tài)轉(zhuǎn)換的過(guò)渡狀態(tài)。要求三極管要有良好的穩(wěn)定開(kāi)關(guān)特性，接通(飽和狀態(tài))和斷開(kāi)(截止?fàn)顟B(tài))特性，以及良好的瞬態(tài)開(kāi)關(guān)特性(經(jīng)過(guò)放大區(qū))。圖2-5給出了NPN型硅三極管的開(kāi)關(guān)等效電路。上一頁(yè)下一頁(yè)返回2.1半導(dǎo)體器件的開(kāi)關(guān)特性當(dāng)輸入電平是負(fù)值即UBE<時(shí)，其發(fā)射極反向偏置，UBC<0，集電極也反向偏置，三極管截止。這時(shí)只有少數(shù)載流子形成極小的漂移電流，若將它們忽略，基極電流IB≈0，集電極電流IC≈0,由于集電極電阻RC上無(wú)壓降，輸出電壓UCE=UCC。此時(shí)，C-E結(jié)電阻很大，相當(dāng)于開(kāi)關(guān)斷開(kāi)。這種狀態(tài)稱(chēng)為三極管的截止?fàn)顟B(tài)，也稱(chēng)為“關(guān)態(tài)”。即使輸入電壓Ui>0，但只要不超過(guò)死區(qū)電壓Ur，三極管仍然處于截止?fàn)顟B(tài)。如果輸入電壓Ui升高，使Ui>0.5V(鍺管0.2V),即超過(guò)死區(qū)電壓Ur，三極管處于放大狀態(tài)。此時(shí)基極電流IB>0，集電極電流IC=βIB

，C-E導(dǎo)通電阻相當(dāng)于一個(gè)受IB控制的電流源的內(nèi)阻。三極管導(dǎo)通后，發(fā)射結(jié)正向壓降鉗位UBE=0.7V(鍺管0.3V，輸出電壓UCE=UCC-ICRC，其值大于UBE，因此放大狀態(tài)下的集電結(jié)始終反向偏置。上一頁(yè)下一頁(yè)返回2.1半導(dǎo)體器件的開(kāi)關(guān)特性

上一頁(yè)下一頁(yè)返回2.1半導(dǎo)體器件的開(kāi)關(guān)特性2.1.3MOS管的開(kāi)關(guān)特性MOS管具有集成度高、輸入阻抗高、功耗低、工藝簡(jiǎn)單和沒(méi)有電荷存儲(chǔ)效應(yīng)等優(yōu)點(diǎn)，在數(shù)字電路中具有后來(lái)者居上的地位。其主要缺點(diǎn)是工作速度稍慢。與NPN半導(dǎo)體三極管類(lèi)似，MOS管的伏安特性曲線(xiàn)可以分為3個(gè)工作區(qū)域:非飽和區(qū)(可變電阻區(qū))、截止區(qū)和飽和區(qū)(恒流區(qū))。圖2-6給出了NMOS增強(qiáng)管的開(kāi)關(guān)等效電路。開(kāi)啟電壓UT是MOS管的一個(gè)重要參數(shù)。當(dāng)柵一源電壓UGS<UT時(shí)，盡管漏一源電壓UDS>0，但由于漏一源間導(dǎo)電溝道尚未形成，因此漏極電流ID=0A,輸出電壓UDS=UDD。此時(shí)MOS管處于高阻狀態(tài)，也即“關(guān)態(tài)”。上一頁(yè)下一頁(yè)返回2.1半導(dǎo)體器件的開(kāi)關(guān)特性

上一頁(yè)返回2.2雙極型邏輯門(mén)電路用來(lái)實(shí)現(xiàn)“與”“或”“非”基本邏輯運(yùn)算的3種基本邏輯電路分別稱(chēng)為“與門(mén)”“或門(mén)”和“非門(mén)”。它們是數(shù)字電路中3種最基本的邏輯門(mén)電路。下一頁(yè)返回2.2雙極型邏輯門(mén)電路2.2.1與門(mén)、或門(mén)和非門(mén)1.與門(mén)實(shí)現(xiàn)“與”邏輯功能的電路稱(chēng)為與門(mén)。與門(mén)有兩個(gè)以上輸入端和一個(gè)輸出端。圖2-7所示為一個(gè)由二極管構(gòu)成的與門(mén)電路。圖中A,B為與門(mén)輸入端，F(xiàn)為與門(mén)輸出端。(1)如果UA=UB=+3V，都為高電平，則二極管VD1和VD2都導(dǎo)通，設(shè)二極管的正向?qū)▔航禐閁D=0.7V，則UF=UA+UD=3+0.7=3.7V，輸出為高電平。(2)如果A和B中有一個(gè)處于高電平，另一個(gè)處于低電平，設(shè)UA=3V,UB=0V，二極管VD2導(dǎo)通，使F點(diǎn)UF=UB+UD2=0.7V，二極管VD1截止，輸出為低電平。同理，UA=-0V,UB=+3V時(shí)，VD1導(dǎo)通，VD2截止，輸出也為低電平。(3)如果UA=UB=0V，都為低電平，則二極管VD1和VD2都導(dǎo)通，UF=UD=0.7V，輸出為低電平。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路該電路輸入A,B和輸出F的電壓取值關(guān)系見(jiàn)表2-1。如果用邏輯“1”表示高電平，邏輯“0”表示低電平，該電路輸入和輸出之間的邏輯取值關(guān)系見(jiàn)表2-2，與門(mén)的邏輯表達(dá)式為:F=A·B與門(mén)電路的邏輯符號(hào)如圖2-8所示。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路2.或門(mén)實(shí)現(xiàn)個(gè)輸出端輸入端，“或”功能的邏輯電路稱(chēng)為或門(mén)?；蜷T(mén)有兩個(gè)或兩個(gè)以上輸入端和一個(gè)輸出端。圖2-9所示是一個(gè)由二極管構(gòu)成的或門(mén)電路，圖中A和B為或門(mén)的F為或門(mén)輸出端。(1)如果UA=UB=+3V，都為高電平，則二極管VD1和VD2都導(dǎo)通，則UF=UA+UD=3-0.7=2.3(V)，輸出為高電平。(2)如果A和B中有一個(gè)處于高電平，另一個(gè)處于低電平，設(shè)UA=3V,UB=0V，二極管VD2導(dǎo)通，使F點(diǎn)UF=Ua-UD=3-0.7=2.3(V)，二極管VD2截止，輸出為高電平。同理，UA=-0V,UB=+3V時(shí)，VD2導(dǎo)通，VD1截止，輸出也為高電平。(3)如果UA=UB=0V，都為低電平，則二極管VD1和VD2都導(dǎo)通，UF=UA-UD=0-0.7=-0.7V，輸出為低電平。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路該電路輸入A,B和輸出F的電壓取值關(guān)系見(jiàn)表2-3。如果用邏輯“1"表示高電平，邏輯“0"表示低電平，該電路輸入和輸出之間的邏輯關(guān)系見(jiàn)真值表2-4，或門(mén)的邏輯表達(dá)式為:F=A+B或門(mén)電路的邏輯符號(hào)如圖2-10所示。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路3.非門(mén)能實(shí)現(xiàn)“非”邏輯功能的電路稱(chēng)為非門(mén)，有時(shí)也稱(chēng)為反相器或倒相器，圖2-11所示是一個(gè)用雙極型三極管構(gòu)成的非門(mén)電路，該電路有一個(gè)輸入端A，一個(gè)輸出端F。負(fù)電源UBB的作用是保證輸入信號(hào)Ui為低電平時(shí)三極管可靠截止。(1)當(dāng)接低電平UA=0V時(shí)，由電路知基一射極電壓UBE<0，三極管VT發(fā)射集處于反偏，所以三極管截止，輸出高電平UF=5V。(2)當(dāng)接高電平UA=+3V時(shí)，此時(shí)基一射極電壓UBE>0.7V，使三極管VT的基極電流IB>IBS(深度飽和時(shí)的基極電流)而飽和導(dǎo)通，輸出低電平，UF=UCES=0.3V。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路該電路輸入A與F的邏輯關(guān)系是邏輯非，其真值表見(jiàn)表2-5。非門(mén)的邏輯表達(dá)式為:F=

A非門(mén)的邏輯符號(hào)如圖2-12所示。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路2.2.2TTL與非門(mén)根據(jù)制造工藝和工作機(jī)制的不同，集成數(shù)字電路分為雙極型(兩種載流子導(dǎo)電)和單極型(一種載流子)電路兩大類(lèi)。TTL型集成電路是一種雙極型單片集成電路。在這種集成電路中，一個(gè)邏輯電路的所有元器件連線(xiàn)都制在同一塊半導(dǎo)體芯片上。由于這種數(shù)字集成電路的輸入端和輸出端的結(jié)構(gòu)形式都采用了半導(dǎo)體三極管，所以一般稱(chēng)它為晶體管一晶體管邏輯電路，簡(jiǎn)稱(chēng)TTL(TransistorTransistorLigic)電路。TTL集成電路產(chǎn)品有54/74通用系列、54H/74H高速系列、54S/74S肖特基系列和54LS/74LS系列低功耗肖特基系列。上述4種系列的主要差別主要反映在典型門(mén)的平均傳輸延遲時(shí)間和平均功耗這兩個(gè)參數(shù)上，其他參數(shù)和外引線(xiàn)基本上是彼此兼容的。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路1.TTL電路組成圖2-13(a)所示為T(mén)TL與非門(mén)的典型電路。該電路由輸入級(jí)、倒相級(jí)、輸出級(jí)三部分組成。輸入級(jí)由多發(fā)射極三極管VT1和電阻R1構(gòu)成。它有一個(gè)基極、一個(gè)集電極和3個(gè)發(fā)射極，在原理上相當(dāng)于基極和集電極分別連在一起的3個(gè)三極管，其等效電路如圖2-13(b)所示。輸人信號(hào)通過(guò)多發(fā)射極三極管實(shí)現(xiàn)“與”的作用。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路中間級(jí)由三極管VT2和電阻R2、R3組成，這一級(jí)又稱(chēng)為倒相級(jí)，即在VTR管的集電極和發(fā)射極同時(shí)輸出兩個(gè)相反的信號(hào)，能同時(shí)控制輸出級(jí)的VT、和VTS管工作在截然相反的工作狀態(tài)。輸出級(jí)是VT3、VT4、VT5管和電阻R4、R5構(gòu)成的“推拉式”電路，其中VT3和VT4復(fù)合管稱(chēng)為達(dá)林頓管。當(dāng)VT5導(dǎo)通時(shí)，VT3和VT4管截止;反之，VT5管截止時(shí)，VT3和VT4管導(dǎo)通。倒相級(jí)和輸出級(jí)等效于邏輯“非”的功能。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路2.TTL電路的工作原理以圖2-13所示的TTL與非門(mén)電路為例來(lái)討論其工作原理。1)輸入全為高電平(3.6V)時(shí)的工作情況電源UCC通過(guò)R1和VT1管的集電極向VT:提供基極電流。使VT2飽和，從而進(jìn)一步使VT5飽和導(dǎo)通，即與非門(mén)輸出呈“0”電平。此時(shí)VT2集電極電壓為:此時(shí)VT3微導(dǎo)通，VT4管必然截止。VT1管基極電位為:VT1管的發(fā)射結(jié)電壓為:上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路即VT1管處于發(fā)射結(jié)反偏、集電結(jié)正偏的“倒置”放大狀態(tài)。此時(shí)IB2=IC1且很大，使VT2管進(jìn)人飽和狀態(tài);又由于UB5=UE2，IB5也很大，使VT5管進(jìn)人深度飽和，rce5很小，可允許馭動(dòng)很大的灌電流負(fù)載，隨著灌電流的增加VT5的飽和深度緩慢減弱，致使輸出電壓UOL緩慢上升，輸出電壓與負(fù)載電流基本呈線(xiàn)性關(guān)系，如圖2-14(a)所示。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路2)輸入有低電平(0.3V)時(shí)的工作情況當(dāng)VT1管發(fā)射極中有任一輸入為“0"電平(0.3V)時(shí)，VT1管處于深度飽和狀態(tài)，C-E的壓降為:此時(shí)VT2管基極電位為:因此，VT2和VT5管必然截止。由于VT2管截止使UC2接近價(jià)UCC(+5V),可推動(dòng)VT3和VT4管導(dǎo)通，故輸出端F的電平為:上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路其中忽略了VT3管基極電流在R:上的壓降，IR4很小也可略去，即與非門(mén)輸出呈“1"電平(3.6V)。此時(shí)，與非門(mén)的輸出電阻是VT3和VT4復(fù)合管射極輸出器的輸出電阻，也很小，可以馭動(dòng)拉電流。但拉電流太大，VT3管飽和加深，VT4管電流加大，復(fù)合管的β下降，輸出電阻上升，從而使輸出電平下降，其輸出特性如圖2-14(b)所示。綜上所述，當(dāng)VT1管發(fā)射極中有一輸入為“0”時(shí)，F(xiàn)端輸出為“1”;當(dāng)VT1管發(fā)射極輸入全為“1”時(shí)，F(xiàn)端輸出為“0”，可見(jiàn)該電路輸入和輸出之間的邏輯關(guān)系為“有0出1，全1出0”,即實(shí)現(xiàn)了與非功能。其各管的工作情況見(jiàn)表2-6。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路在使用TTL電路時(shí)要注意輸入端懸空問(wèn)題。當(dāng)VT1管發(fā)射極全部懸空時(shí)，電源UCC仍然通過(guò)電阻R1和VT1的集電極向VT2管提供基極電流，致使VT2和VT5管導(dǎo)通，VT3和VT5管截止，F(xiàn)端輸出為“0"。當(dāng)VT1管發(fā)射極中有“0”輸入，其余懸空時(shí)，則仍由“0”輸入的發(fā)射極決定，最終VT2和VT5管截止，VT3和VT4管導(dǎo)通，F(xiàn)端輸出為“1"。由此可見(jiàn)，TTL電路輸入端懸空相當(dāng)于接“1"電平。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路3.TTL與非門(mén)的傳輸特性圖2-15所示為T(mén)TL與非門(mén)的傳輸特性曲線(xiàn)，圖中曲線(xiàn)大體分為4段:AB、BC、CD和DE。(1)AB段:Ui<0.6V。輸入低電半，VT1保飽和，VT2和VT5截止，VT3微飽和，VT4導(dǎo)通，U0=UOH=3.6V，屬于“關(guān)”狀態(tài)，亦即輸入低電平、輸出高電平狀態(tài)。(2)BC段:0.6≤Ui≤1.4V。輸入超過(guò)標(biāo)準(zhǔn)的低電平。這時(shí)UC1為0.6~1.4V。因?yàn)閁B2=UC1，當(dāng)UB2>0.6V時(shí)，VT2開(kāi)始導(dǎo)通，UC2隨UC1的上升而下降，而經(jīng)VT3和VT4使U0隨UC2的下降而下降，出現(xiàn)了BC段U0隨U1升高而下降的情況。這一段UB5<0.7V,VT5仍截止。當(dāng)輸出電平下降為0.9UOH

≈3.2V時(shí)，所對(duì)應(yīng)的輸入電平稱(chēng)為關(guān)門(mén)電平UOFF，UOFF約為0.8V。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路(3)CD段:Ui

≈1.4V。當(dāng)Ui

≈1.4V時(shí)，VT2導(dǎo)通電流較大，以至UB5達(dá)到0.7V左右，使VT5很快由導(dǎo)通轉(zhuǎn)為飽和，輸出幅度明顯下降，這一段為電壓傳輸特性的轉(zhuǎn)折區(qū)。(4)DE段:Ui>>1.4V。VT5飽和導(dǎo)通，VT4截止，輸入電壓增加對(duì)輸出電壓影響不大。U0=UOL≈0.35V，屬于與非門(mén)的開(kāi)門(mén)狀態(tài)，亦即輸入高電平、輸出低電平的狀態(tài)。對(duì)應(yīng)于U0≈0.35V時(shí)的最低輸入電平稱(chēng)為開(kāi)門(mén)電平UON，UON約為2V。從電壓傳輸特性可以看出，輸入低電平，輸出就為高電平，此低電平可以有一定范圍(如不大于0.6V。輸入高電平，輸出就為低電平，這里的高電平也有一個(gè)范圍(如大于1.4V)。在給定高、低電平的條件下，就決定了抗干擾能力。在電壓傳輸特性曲線(xiàn)上可以求出其抗干擾的容限(或稱(chēng)為噪聲容限)。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路4.TTL與非門(mén)性能指標(biāo)1)輸出高電平UOH和輸出低電平UOL與非門(mén)至少一個(gè)輸入端接低電平時(shí)，輸出電壓的值稱(chēng)為輸出高電平UOH。當(dāng)輸出空載時(shí)，UOH在3.6V左右;當(dāng)輸出端接有拉電流負(fù)載時(shí)，UOH將有所降低，UOH(min)=2.4V。與非門(mén)所有輸入端都接高電平時(shí)，輸出電壓的值稱(chēng)為輸出低電平UOL。其大小主要由VT5的飽和深度及外接負(fù)載的灌電流決定。當(dāng)輸出空載時(shí)，UOL約為0.3V，當(dāng)輸出端接有負(fù)載時(shí)，UOL將有所升高，UOL=0.4V。原則上輸出高、低電平的實(shí)際取值范圍必須確保能正確標(biāo)識(shí)出邏輯值y;和“0"，以免造成錯(cuò)誤的邏輯操作。一般來(lái)說(shuō)，輸出高電平與低電平之間的差值越大越好，因?yàn)閮烧呦嗖钤酱?，邏輯?1”和“0”的區(qū)別便越明顯，電路工作也就越可靠。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路2)開(kāi)門(mén)電平UON和關(guān)門(mén)電平UOFF在額定負(fù)載條件下，使輸出達(dá)到規(guī)定的低電平UOL(如0.35V)時(shí)輸入高電平的最小值稱(chēng)為開(kāi)門(mén)電平UON，典型數(shù)值為UON≤2V。在保證輸出電壓額定高電平UOH(3.6V)的90%時(shí)所對(duì)應(yīng)的輸入低電平的最大值稱(chēng)為關(guān)門(mén)電平UOFF，典型數(shù)值為UOFF≥0.8V。3)閾值電壓UT在輸出電壓U0由高電平急劇轉(zhuǎn)變到低電平轉(zhuǎn)折區(qū)的中點(diǎn)所對(duì)應(yīng)的輸入電壓U的值叫做閾值電壓(又稱(chēng)門(mén)檻電壓)，用UT表示，UT≈1.4V。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路4)噪聲容限噪聲容限是用來(lái)說(shuō)明門(mén)電路抗干擾能力的參數(shù)。低電平噪聲容限:在額定低電平(0.35V)輸入時(shí)能疊加正向最大噪聲(干擾信號(hào))電壓，而輸出高電平仍不低于額定值3.6V)的90%，即UNL=UOFF--UIL=0.8-0.35=0.45(V)式中，UIL表示門(mén)電路輸入的低電平額定值。在實(shí)際應(yīng)用中，門(mén)電路是串級(jí)連接的，一個(gè)門(mén)的輸出往往是下一級(jí)門(mén)的輸入，因此UIL可認(rèn)為是門(mén)的低電平輸出值(約為0.3V)。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路高電平噪聲容限:在額定高電平(3.6V)輸入時(shí)能疊加負(fù)向最大噪聲(干擾信號(hào))電壓，而輸出電平仍維持額定值，即UNH=UIH--UON=3.6-1.8=1.8(V)同樣，式中UIH-表示的輸入高電平額定值，也就是前一級(jí)的輸出高電平(約為3.6V)。很顯然，式中UNL和UNH越大，電路的抗干擾能力越強(qiáng)。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路5)扇入系數(shù)N1和扇出系數(shù)N0扇入系數(shù)是指一個(gè)門(mén)電路所能允許的輸入端個(gè)數(shù)。一般門(mén)電路的N1為1~5個(gè)，最多不超過(guò)8個(gè)。N1是在電路制造時(shí)預(yù)先安排好的，使用者只需注意對(duì)多余端的處理。為了避免干擾，一般不讓多余端懸空，而是接到電源正端或者與接有信號(hào)的輸入端并聯(lián)使用，如圖2-16所示。接到電源正端的好處是可以不增加信號(hào)的驅(qū)動(dòng)電流。并聯(lián)使用的優(yōu)點(diǎn)是可以提高邏輯上的可靠性，因?yàn)椴⒙?lián)使用的輸入端即使有一個(gè)斷開(kāi)，輸入和輸出之間的邏輯關(guān)系也不改變;缺點(diǎn)是要求信號(hào)提供的驅(qū)動(dòng)電流要大一些。由于TTL電路輸出級(jí)的驅(qū)動(dòng)能力比較強(qiáng)，所以當(dāng)輸入信號(hào)來(lái)自其他TTL電路的輸出時(shí)，經(jīng)常采用并聯(lián)的方法。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路扇出系數(shù)表示與非門(mén)輸出端最多能接幾個(gè)同類(lèi)與非門(mén)的個(gè)數(shù)，它表明了帶負(fù)載的能力。設(shè)額定灌人電流為IL，輸入短路電流為IIS，則N0=IL/IIS一般希望N0越大越好，典型的數(shù)值為N0>8，功率驅(qū)動(dòng)門(mén)的N0可達(dá)25上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路6)輸入短路電流IIS和輸入漏電流IIH當(dāng)某一輸入端接地，其余輸入端懸空時(shí)，流人接地輸入端的電流為輸入短路電流IIS，典型數(shù)值為IIS≤2.2mA。當(dāng)某一輸入端接高電平，其余輸入端接地時(shí)，流人接高電平端的電流為輸入漏電流，典型的數(shù)值為IIH≤70μA。將輸入電壓與輸入電流之間的關(guān)系畫(huà)一曲線(xiàn)，就得到圖2-17所示的輸入特性曲線(xiàn)，在該曲線(xiàn)上可以找到IIS和IIH。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路7)平均傳輸時(shí)間tDd信號(hào)經(jīng)過(guò)任何門(mén)電路都會(huì)產(chǎn)生時(shí)間上的延遲，這是由器件本身物理特性決定的。平均傳輸時(shí)間是反映電路工作速度的重要指標(biāo)。當(dāng)輸入電壓U1由低電平變?yōu)楦唠娖揭院螅敵鲭妷篣0不能立即跟著跳變，而是要經(jīng)過(guò)延遲時(shí)間td和一段下降時(shí)間tf以后，才由高電平變?yōu)榈碗娖?。在輸入電壓U1又從高電平跳變到低電平時(shí)，輸出電壓U0則要經(jīng)過(guò)存儲(chǔ)時(shí)間ts和上升時(shí)間tr之后，才由低電平變?yōu)楦唠娖?。把輸入跳變開(kāi)始到輸出電壓下降50%的這一段時(shí)間tD1稱(chēng)為下降時(shí)延。把輸入負(fù)跳變到輸出電壓上升50%的這一段時(shí)間tD2稱(chēng)為上升時(shí)延，如圖2-18所示。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路在實(shí)際測(cè)量過(guò)程中，輸入信號(hào)不可能是理想的矩形波，總有一定的上升時(shí)間和下降時(shí)間，通常tD1取為輸出電壓下降沿50%處滯后輸入電壓上升沿50%處的時(shí)間間隔，tD2取輸出電壓上升沿50%處滯后輸入電壓下降沿50%處的時(shí)間間隔，如圖2-19所示。平均延遲時(shí)間tDd則定義為tD1和tD2的平均值，即tDd=(tD1+tD2)/2顯然，平均延遲時(shí)間越小，門(mén)電路的響應(yīng)速度越快。一般TTL與非門(mén)的平均延遲時(shí)間在10~40ns。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路8)功耗P功耗是指門(mén)電路本身在工作時(shí)所消耗的電功率，它等于電源電壓EC和電源電流IC的乘積，即P=ECIC。門(mén)電路電源電壓是固定的，而工作時(shí)的電流、電壓卻不是常數(shù)，且與電路的工作狀態(tài)有關(guān)，因而門(mén)電路的功耗也不是恒定的。一般在輸出為低電平時(shí)電路內(nèi)導(dǎo)通的管子多，電流大，這時(shí)的功耗大;而當(dāng)輸出為高電平時(shí)，電路內(nèi)管子大都截止，電流小，這時(shí)功耗也小。此外門(mén)電路的功耗還與其所帶的負(fù)載有關(guān)。測(cè)與非門(mén)功耗時(shí)，將所有輸入端接高電平或全部開(kāi)路，輸出空載，從電流表讀出總電流IC再與EC相乘即得與非門(mén)的空載導(dǎo)通功耗。一般TTL與非門(mén)空載時(shí)通功耗P≤50mW。而輸入端接低電平，輸出高電平時(shí)的功耗為空載截止功耗，產(chǎn)品說(shuō)明書(shū)中一般只給出空載導(dǎo)通功耗。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路5.常用TTL門(mén)電路芯片除了與非門(mén)外，TTL門(mén)電路還有與門(mén)、或門(mén)、非門(mén)、或非門(mén)、與或非門(mén)、異或門(mén)等多種不同功能的產(chǎn)品。下面介紹幾種常用的TTL門(mén)電路芯片。1)非門(mén)常用的TTL非門(mén)電路TTL7404由6個(gè)反相器芯片組成。圖2-20所示為芯片的引腳圖。圖中+UCC為電源引腳，GND為接地引腳。2)或非門(mén)電路每個(gè)或非門(mén)電路可實(shí)現(xiàn)或非運(yùn)算，即具有“有1出0，全0出1”的正邏輯功能。常用的TTL或非門(mén)集成芯片有TTL7402，集成塊內(nèi)部有4個(gè)二輸入端的或非門(mén)，其引腳圖如圖2-21所示。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路3)與非門(mén)電路常用的與非門(mén)電路芯片有7400和7420等。7400由4個(gè)二輸入與非門(mén)構(gòu)成，其引腳排列如圖2-22(a)所示。7420由兩個(gè)四輸入與非門(mén)構(gòu)成，其引腳排列如圖2-22(b)所示。4)與或非門(mén)電路常用的TTL與或非門(mén)集成芯片中，7451是一個(gè)雙2x2與或非門(mén)，它的引腳排列如圖2-23所示。5)異或門(mén)異或門(mén)具有:“輸入相同，輸出為0;輸入不同，輸出為1”的邏輯功能。常見(jiàn)的TTL或非門(mén)集成芯片有7486，芯片內(nèi)部有四個(gè)異或門(mén)，它的引腳排列如圖2-24所示。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路2.2.3其他類(lèi)型TTL門(mén)在實(shí)際的數(shù)字電路中，需要實(shí)現(xiàn)的邏輯功能往往是多種多樣的。TTL門(mén)電路的系列產(chǎn)品中除了上面介紹的幾種外。還有兩種特殊的TTL門(mén)，即OC門(mén)和三態(tài)門(mén)。從分析TTL門(mén)電路的結(jié)構(gòu)和原理可以看出，使用TTL器件時(shí)應(yīng)注意兩點(diǎn)。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路(1)輸出端不允許長(zhǎng)久接地或與電源短接。圖2-25(a)所示電路中，當(dāng)輸出端與地短路時(shí)，若電路輸入使VT4和VD導(dǎo)通，VT5截止，則會(huì)有一個(gè)大電流長(zhǎng)時(shí)間流過(guò)VT4和VD，使它們過(guò)流燒毀;圖2-25(b)所示電路，當(dāng)輸出端與電源線(xiàn)相連，若電路輸入使VT4和VD截止，VT5飽和導(dǎo)通，也會(huì)長(zhǎng)時(shí)間有電流流過(guò)VT5，使它燒毀。因此一般的TTL門(mén)電路一定要防止上述的錯(cuò)誤連接。(2)兩個(gè)TTL門(mén)的輸出端不能直接連接在一起。在圖2-26所示電路中，因?yàn)楫?dāng)兩個(gè)門(mén)并接時(shí)，若一個(gè)門(mén)輸出為高電平，另一個(gè)門(mén)輸出低電平，就會(huì)有一個(gè)很大的電流從截止門(mén)流到導(dǎo)通門(mén)，這個(gè)電流不僅會(huì)使導(dǎo)通門(mén)的輸出低電平抬高，而且會(huì)使它因功耗過(guò)大而損壞。所以，一般的TTL門(mén)輸出端不允許連接在一起。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路1.集電極開(kāi)路與非門(mén)(OC門(mén))1}電路及邏輯符號(hào)圖2-27(a)所示是一個(gè)OC門(mén)(OpenCollectorGate)電路，在此電路中，輸出管VT5集電極開(kāi)路，相當(dāng)于去掉了一般TTL與非門(mén)中的VT3和VT4三極管及電阻R4和R5。在使用時(shí)必須外接上拉電阻RD和電源ED。當(dāng)輸入端有“0”電平時(shí)，VT1深度飽和，VT2和VT5均截止，輸出端為“1”電平(高電平Eo)o當(dāng)輸入端全為“1”電平時(shí)，VT2和VT5均飽和導(dǎo)通，輸出端為“0”電平。所以，該電路具有與非邏輯功能。OC門(mén)電路符號(hào)如圖2-27(b),(c)所示。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路2)OC門(mén)的典型應(yīng)用OC門(mén)在計(jì)算機(jī)中應(yīng)用很廣泛，它可實(shí)現(xiàn)“線(xiàn)與”邏輯、邏輯電平的轉(zhuǎn)換及總線(xiàn)傳輸。下面分別加以說(shuō)明。(1)實(shí)現(xiàn)“線(xiàn)與”邏輯。用導(dǎo)線(xiàn)將兩個(gè)或兩個(gè)以上的OC門(mén)輸出端連接在一起，其總的輸出為各個(gè)OC門(mén)輸出的邏輯“與”，這種用導(dǎo)線(xiàn)連接而實(shí)現(xiàn)的邏輯與就稱(chēng)作為“線(xiàn)與”(Wire-And，如圖2-28(a)所示為兩個(gè)OC門(mén)用導(dǎo)線(xiàn)連接，實(shí)現(xiàn)線(xiàn)與邏輯的電路圖，其邏輯關(guān)系為:F=F1·F2門(mén)1輸出F1和門(mén)2輸出F2的輸出表達(dá)式分別為:上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路總輸出F為兩個(gè)OC門(mén)單獨(dú)輸出F1和F2的“與”，其輸出表達(dá)式為:從總輸出邏輯關(guān)系式可見(jiàn)，OC與非門(mén)的“線(xiàn)與”可用來(lái)實(shí)現(xiàn)輸入和輸出之間的“與或非”邏輯功能。圖2-28(b)所示為OC門(mén)用導(dǎo)線(xiàn)連接的等效邏輯電路圖，導(dǎo)線(xiàn)的連接相當(dāng)于一個(gè)將兩個(gè)與非門(mén)輸出F1和F2相與的與門(mén)。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路(2)實(shí)現(xiàn)邏輯電平的轉(zhuǎn)換，可作為接口電路。在數(shù)字邏輯系統(tǒng)中，可能會(huì)應(yīng)用到不同邏輯電平的電路，如TTL邏輯電平(UH=3.6V,UL=0.3V)就和后面將要介紹到的CMOS邏輯電平(UH=10V,UL=0V)不同。如果信號(hào)在不同邏輯電平的電路之間傳輸就會(huì)不匹配，因此中間必須加上接口電路，OC門(mén)就可以用來(lái)做這種接口電路。圖2-29所示的電路就是用OC與非門(mén)作為T(mén)TL和CMOS門(mén)的電平轉(zhuǎn)換的接口電路，TTL的邏輯高電平UH=3.6V，輸入OC門(mén)后，經(jīng)OC門(mén)變換的輸出低電平UL=0.3V；TTL的邏輯低電平UL=0.3V，輸入OC門(mén)后，經(jīng)OC門(mén)變換，輸出的高電平為外接電源ED電平，即UH=ED=l0V，這就是CMOS所允許的邏輯電平值。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路OC門(mén)除作為電平轉(zhuǎn)換接口外，還可作為感性負(fù)載的接口電路，圖2-30所示為用TTL和OC門(mén)作為繼電器線(xiàn)圈的驅(qū)動(dòng)電路。當(dāng)OC與非門(mén)“全高出低”時(shí)，線(xiàn)圈L上流過(guò)電流，常開(kāi)觸點(diǎn)S閉合;當(dāng)OC與非門(mén)“有低出高”時(shí)，線(xiàn)圈L上無(wú)電流流過(guò)，常開(kāi)觸點(diǎn)S斷開(kāi)。通常數(shù)字邏輯電路要外接指示電路，圖2-31所示為OC與非門(mén)驅(qū)動(dòng)發(fā)光二極管VD的接口電路，當(dāng)OC與非門(mén)“全高出低”時(shí)，有較大的電流從UCC經(jīng)電阻R、發(fā)光二極管VD到OC門(mén)輸出端，發(fā)光二極管VD導(dǎo)通發(fā)亮;當(dāng)OC與非門(mén)“有低出高”時(shí)，就不足以使二極管VD發(fā)亮的電流流過(guò)，發(fā)光二極管就會(huì)變暗。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路(3)實(shí)現(xiàn)“總線(xiàn)”傳輸。如果將多個(gè)OC與非門(mén)按圖2-32所示形式連接，當(dāng)某一個(gè)門(mén)的選通輸入Ei為“1"，其他門(mén)的選通皆為“0”時(shí)，這個(gè)OC門(mén)就被選通，它的數(shù)據(jù)輸入信號(hào)D就經(jīng)過(guò)此選通門(mén)送上總線(xiàn)。為了保證數(shù)據(jù)傳送的可靠性，任何時(shí)候只允許一個(gè)門(mén)被選通，即只允許一個(gè)門(mén)掛在數(shù)據(jù)總線(xiàn)上，因?yàn)槿舳鄠€(gè)門(mén)被選通，則這些OC門(mén)的輸出會(huì)構(gòu)成“線(xiàn)與”，就會(huì)使數(shù)據(jù)傳送出錯(cuò)。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路2.三態(tài)門(mén)1)電路及邏輯符號(hào)三態(tài)門(mén)(Three一StateOutputGate)簡(jiǎn)稱(chēng)TS門(mén)，它是一種計(jì)算機(jī)廣泛使用的特殊門(mén)電路。它有3種輸出狀態(tài):高電平UOH、低電平UOL和高阻抗?fàn)顟B(tài)。其中UOH和UOL為工作態(tài)，高阻抗?fàn)顟B(tài)為禁止態(tài)。注意:三態(tài)門(mén)不是具有3個(gè)邏輯值。在工作態(tài)下，它的輸出可為邏輯“1"和邏輯“0";在禁止態(tài)下，輸出高阻表示輸出端懸浮，此時(shí)該門(mén)電路與其他門(mén)電路無(wú)關(guān)，因此不是一個(gè)邏輯值。最簡(jiǎn)單的三態(tài)門(mén)電路如圖2-33(a)所示，在此電路中，若控制端E/D=0時(shí)，VT6三極管截止，VT5,VT6,VD2構(gòu)成的電路上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路對(duì)由VT1,VT2,VT3,VT4,VD1構(gòu)成的TTL基本與非門(mén)無(wú)影響，因此輸出F=AB,該門(mén)電路處于工作態(tài);若控制端E/D=“1”時(shí)，VT6飽和導(dǎo)通，UC6≈0.3V，相當(dāng)于在基本與非門(mén)一個(gè)輸入端加上低電平，因此VT2和VT3管截止，同時(shí)管VD2因VT6管飽和而導(dǎo)通，使VT2集電極電位UC2=1V(UC2=UCE6+UD5=0.3V+0.7V=1V)，使VT4和VD1無(wú)導(dǎo)通的可能。此時(shí)的F處于高阻懸浮狀態(tài)，這是三態(tài)門(mén)的禁止態(tài)。

三態(tài)門(mén)的邏輯符號(hào)如圖2-33(b),(c)所示，E/D控制端有個(gè)小圓圈，表示低電平有效，即接“0”電平時(shí)處于工作態(tài)，接“1”電平時(shí)處于禁止態(tài)。使用時(shí)應(yīng)注意EN控制端沒(méi)有小圓圈時(shí)表示高電平有效，即接“1”時(shí)處于工作態(tài)，接“0”時(shí)處于禁止態(tài)。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路2)三態(tài)門(mén)典型應(yīng)用三態(tài)門(mén)在數(shù)字系統(tǒng)中主要應(yīng)用于總線(xiàn)傳送，它可進(jìn)行單向數(shù)據(jù)傳送，也可進(jìn)行雙向數(shù)據(jù)傳送。(1)“三態(tài)門(mén)”構(gòu)成單向總線(xiàn)。圖2-34所示為用三態(tài)門(mén)構(gòu)成的單向數(shù)據(jù)總線(xiàn)。在任何時(shí)刻，n個(gè)三態(tài)門(mén)中僅允許其中一個(gè)控制輸入端E/Di為“0"，而其他門(mén)的控制端均為“1"，也就是這個(gè)輸入為“0”的三態(tài)門(mén)處于工作狀態(tài)，其他門(mén)均處于高阻態(tài)，此門(mén)相應(yīng)的數(shù)據(jù)Di就被反相送上總線(xiàn)傳送出去。若某一時(shí)刻同時(shí)有兩個(gè)門(mén)的控制端E/D為“0"，也就是兩個(gè)三態(tài)門(mén)處于工作態(tài)，那么總線(xiàn)傳送信息就會(huì)出錯(cuò)。單向總線(xiàn)的工作狀況可用表2-7進(jìn)一步說(shuō)明。上一頁(yè)下一頁(yè)返回2.2雙極型邏輯門(mén)電路(2)“三態(tài)門(mén)”構(gòu)成雙向總線(xiàn)。圖2-35所示為用不同控制輸入的三態(tài)門(mén)構(gòu)成的雙向總線(xiàn)。當(dāng)控制輸入信號(hào)E/D為"1”電平時(shí)，G1三態(tài)門(mén)處于工作態(tài)，G2三態(tài)門(mén)處于禁止態(tài)，就將數(shù)據(jù)輸入信號(hào)Di的非送到了數(shù)據(jù)總線(xiàn);當(dāng)控制輸入信號(hào)E/D為“0”電平時(shí)，G1三態(tài)門(mén)處于禁止態(tài)，G2三態(tài)門(mén)處于工作態(tài)，這時(shí)就將數(shù)據(jù)總線(xiàn)上的信號(hào)D的非送到了D2。也就可以通過(guò)改變控制信號(hào)E/D的狀態(tài)，總線(xiàn)實(shí)現(xiàn)分時(shí)的數(shù)據(jù)雙向傳送，其邏輯功能可用表2-8進(jìn)一步說(shuō)明。上一頁(yè)返回2.3單極型邏輯門(mén)電路MOS集成電路與雙極型集成電路的根本區(qū)別在于使用廠(chǎng)MOS管作為開(kāi)關(guān)元件。MOS管具有制造工藝簡(jiǎn)單、功耗低、輸入阻抗高、集成度高，以及沒(méi)有電荷存儲(chǔ)效應(yīng)等優(yōu)點(diǎn)，在數(shù)字集成電路中處于后來(lái)者居上的地位。MOS集成電路按照所用管子類(lèi)型的不同分為NMOS電路、PMOS電路和CMOS電路3種。(1)NMOS電路是由NMOS管構(gòu)成的集成電路。其工作速度優(yōu)于PMOS，但制造工藝要復(fù)雜一些。(2)PMOS電路是由PMOS管構(gòu)成的集成電路。其制造工藝簡(jiǎn)單，問(wèn)世較早，但是工作速度較低。下一頁(yè)返回2.3單極型邏輯門(mén)電路(3)CMOS電路是由PMOS管和NMOS管構(gòu)成的互補(bǔ)MOS集成電路，具有靜態(tài)功耗低、抗干擾能力強(qiáng)、工作穩(wěn)定性好、開(kāi)關(guān)速度高等優(yōu)點(diǎn)。這種電路的制造工藝較復(fù)雜，但隨著生產(chǎn)工藝水平的提高，產(chǎn)品的數(shù)量和質(zhì)量的提高很快，目前得到了廣泛應(yīng)用。以MOS管做開(kāi)關(guān)元件的門(mén)電路叫做MOS門(mén)電路。MOS門(mén)電路的種類(lèi)很多，這里將介紹典型的MOS反相器、MOS與非門(mén)、MOS或非門(mén)及CMOS傳輸門(mén)。任何復(fù)雜的MOS電路都可以看成是由這幾種典型的門(mén)電路組成的。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路2.3.1常見(jiàn)的MOS邏輯門(mén)1)電路形式圖2-36所示為由NMOS增強(qiáng)型帶電阻性負(fù)載反相器電路。設(shè)NMOS管UF的開(kāi)啟電壓UT=4V，導(dǎo)通時(shí)漏電阻rDS=l0kΩ。當(dāng)輸入信號(hào)A為低電平0V時(shí)，UGS<UT，VT管工作在截止區(qū)，輸出高電平10叭當(dāng)輸入信號(hào)A為高電平l0V時(shí)，輸出F的電壓為:上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路為了使它的輸出電平接近0V，負(fù)載電阻RD的阻值必須很大。但在集成電路中制造大電阻將占用很大的芯片面積，這會(huì)使集成度大大下降，因此一般用另一個(gè)MOS管來(lái)替代大電阻RD，這個(gè)作為有源負(fù)載的MOS管稱(chēng)為負(fù)載管，如圖2-37所示。在圖2-37所示的電路中，VT1管為工作管，它是NMOS增強(qiáng)型管，它的跨導(dǎo)gm1為100~200S。VT2管也是NMOS增強(qiáng)型管，它的柵極和漏極短接，作為工作管VT,的負(fù)載電阻，因此它可稱(chēng)為負(fù)載管，一般負(fù)載管的跨導(dǎo)gm2為5~15S(注意:工作管和負(fù)載管的襯底B均接地)。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路2)邏輯功能一般NMOS電壓UDD≤15V，典型數(shù)據(jù)為+12V。NMOS增強(qiáng)型管的開(kāi)啟電壓UTH為3~5V，一般在單溝道NMOS電路中，UDD取4V進(jìn)行分析。(1)Ui為低電平(1V)。由于Ui<UTH(VT1)(4V)，因此VT1管截止;而VT2管因UG2=UD2=UDD(+12V)，因此UGS2>UTH(VT2)(4V)，可開(kāi)啟導(dǎo)通。輸出電壓UOH=UDD-UTH(VT2)=12V-4V=8V，為輸出高電平UOH。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路(2)Ui為高電平(8V)。由于Ui>UTH-(VT1)(4V)，因此VT1管開(kāi)啟導(dǎo)通;而UGS2也可大于UTH(VT2)(4V)，故VT2管也開(kāi)啟導(dǎo)通，則輸出電壓UOL為:由于VT1管和VT2管的跨導(dǎo)之間具有g(shù)m1>>gm2關(guān)系，所以VT;和VT:導(dǎo)通后，漏源電阻rDS1<<rDS2，輸出電壓U0=UOL=1V。3)傳輸特性典型NMOS增強(qiáng)型負(fù)載管反相器的傳輸特性如圖2-38所示。其輸出高電平UOH=UDD-UTH=8V。輸出低電平UOL=1V。特性曲線(xiàn)Ui≥4V后轉(zhuǎn)折，輸出由8V向1V逐漸過(guò)渡。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路4)性能分析(1)抗干擾能力。由電壓傳輸特性曲線(xiàn)可查得關(guān)門(mén)電平UOFF(圖2-38所示為4.5V)及開(kāi)門(mén)電平UON(圖2-38所示為5V)，由此可求得NMOS反相器噪聲容限如下。輸入低電平噪聲容限:UNL=UOFF一UIL=4.5V一1V=3.5V;輸入高電平噪聲容限:UNH=UIH一UON=8V-5V=3V?？梢?jiàn)MOS電路抗干擾能力較強(qiáng)，UOFF決定于開(kāi)啟電壓UT，若提高UT，就可增大UOFF，從而增大輸入低電平時(shí)的抗干擾能力。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路由圖2-38又可看出，若增大gm2，傳輸特性曲線(xiàn)就會(huì)如虛線(xiàn)所示進(jìn)行變化，即使轉(zhuǎn)折區(qū)較平坦，輸出低電平抬高，也會(huì)使開(kāi)門(mén)電平UON增大，UNH減小。由此可見(jiàn)，跨導(dǎo)比gm2/gm1，越小越好，它可使傳輸特性陡峭，UOL及UON減小，對(duì)輸入高電平的抗干擾能力提高有較大好處。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路(2)帶負(fù)載能力。MOS反相器的負(fù)載是下級(jí)門(mén)的MOS管柵極，由于其輸入阻抗很大(輸入電阻在1010Ω以上)幾乎不取用負(fù)載電流，因此，MOS電路負(fù)載能力很強(qiáng)。(3)功耗。在輸入低電平時(shí)，工作管VT1截止，負(fù)載管VT2導(dǎo)通，電源提供的電流幾乎為零，因此靜態(tài)功耗為零。而輸入高電平時(shí)，VT1和VT2都導(dǎo)通，但因gm2很小，即rDS2很大，因此電流較小，功耗也低(毫瓦級(jí))。(4)工作速度。由于負(fù)載跨導(dǎo)gm2小，rDS2大，反相器對(duì)容性負(fù)載充電時(shí)間常數(shù)大，U0上升慢，使工作速度降低。NMOS反相器多接一個(gè)門(mén)，就相當(dāng)于多增加一個(gè)電容負(fù)載(工作管柵源電容)，因此，增加負(fù)載會(huì)降低工作速度，考慮到這個(gè)因素，gm2取值不能過(guò)小，提高抗干擾能力和工作速度的矛盾應(yīng)綜合考慮和平衡。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路2.NMOS門(mén)電路1)與非門(mén)圖2-39所示為一個(gè)NMOS與非門(mén)電路，圖中VT1和VT2是兩個(gè)串接的工作管;VT3是負(fù)載管，它們均為NMOS增強(qiáng)型管，跨導(dǎo)gm1=gm2>>gm3(1)若A,B輸入全為高電平(8V)，則工作管VT1和VT2都因柵一源電壓大于它們的開(kāi)啟電壓而導(dǎo)通;此時(shí)負(fù)載管VT3因柵極與漏極短接而使柵極電位為UDD(12V)，它的柵一源電壓UGS3>UT3，因此也導(dǎo)通。輸出端F的輸出電平為:上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路由于工作管的跨導(dǎo)比負(fù)載管的跨導(dǎo)大得多(gm1=gm2>>gm3)，因此它們導(dǎo)通后漏一源電阻的關(guān)系為:rDS1=rDS2<<rDS2，這就使輸出端F的輸出電平為低電平。(2)當(dāng)輸入A,B中有低電平時(shí)，工作管VT1和VT2中必有管子因柵源電壓小于它們的開(kāi)啟電壓而截止。輸出F與地之間就無(wú)通路;此時(shí)，負(fù)載管VT3因柵極電位為UDD，柵源電壓UGS3大于其開(kāi)啟電壓UTH3(4V)而導(dǎo)通。輸出端F的輸出電平為:即輸出高電平。由以上分析可知，圖2-39所示的電路具有“全高出低、有低出高”的邏輯功能，因此是個(gè)正邏輯的與非門(mén)，其輸入、輸出的邏輯關(guān)系為:F=A·B上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路由于這種與非門(mén)輸出的低電平取決于負(fù)載管與各工作管導(dǎo)通電阻和之比，工作管串聯(lián)多了，會(huì)使輸出低電平抬高。一般工作管的跨導(dǎo)是負(fù)載的10倍左右(gm1=gm2=100~200μS，gm3=5~15μS)，所以串聯(lián)的工作管不宜超過(guò)3個(gè)，也就是說(shuō)這種與非門(mén)輸入變量不應(yīng)超過(guò)3個(gè)。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路2)或非門(mén)圖2-40所示為一個(gè)NMOS或非門(mén)電路，并聯(lián)的VT1和VT2管為工作管;VT:管為柵、漏短接的負(fù)載管，它們均為NMOS增強(qiáng)型管，工作管的跨導(dǎo)比負(fù)載管大得多(gm1=gm2>>gm3)。(1)若A,B輸入有高電平(8V)，則工作管VT1和VT2中就有管子因柵-源電壓大于它的開(kāi)啟電壓而導(dǎo)通，輸出F到地有通路;負(fù)載管VT3也因柵極電位為UDD，UGS3可大于U'TH3而導(dǎo)通。因此，輸出端F的輸出電平UOL為:上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路rDS1、2是指A,B輸入有高電平時(shí)，輸出F到地的等效電阻。若A,B中一個(gè)為高電平，則表示一個(gè)管子導(dǎo)通的漏源電阻;若A、B均為高電平，則表示兩個(gè)管子導(dǎo)通漏源電阻并聯(lián)值。顯然rDS3要比rDS1、2大得多，這是因?yàn)間m1=gm2>>gm3因此在輸入有高電平的條件下，輸出端F的輸出電平UOL=1V，即為低電平。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路(2)A,B輸入若全為低電平(1V}，則工作管VT1和VT2均因柵一源電壓小于它們的開(kāi)啟電壓而截止，輸出F到地就無(wú)通路;負(fù)載管VT3則因柵極電位為UDD，UGS3>UTH3而導(dǎo)通。輸出端F的輸出電平UOL為:UOL=UDD-UTH3=12V-4V=8V，即為高電平。由以上分析可知，圖2-40所示電路具有“有高出低、全低出高”的邏輯功能，因此是一個(gè)正邏輯的或非門(mén)，其輸入/輸出邏輯關(guān)系為:F=A+B上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路或非門(mén)輸出的低電平取決于工作管導(dǎo)通的漏源電阻并聯(lián)值與負(fù)載管漏源電阻之間的比例關(guān)系，工作管數(shù)量的增多只會(huì)使等效的工作管漏源電阻減小，不會(huì)像與非門(mén)那樣使等效的工作管漏電阻增大，因此就不會(huì)使輸出低電平抬高。從原則上來(lái)說(shuō)，或非門(mén)工作管的數(shù)量是不受限制的，即其輸入端數(shù)量不受限制，這也就是常用NMOS或非門(mén)為基本單元的原因。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路3)與或非門(mén)圖2-41所示為一個(gè)NMOS與或非門(mén)電路，圖中VT1、VT2和VT3均為工作管，VT4為負(fù)載管，它們均為增強(qiáng)型NMOS管。工作管的中跨導(dǎo)都比負(fù)載管大很多，它們的襯底B均接地。(1)若輸入A和B全高或輸入C為高電平，則F輸出到地有通路(VT1、VT2通或VT3通)，由于此時(shí)VT4是導(dǎo)通的，因此根據(jù)跨導(dǎo)比知，F(xiàn)輸出為低電平，且接近1V。(2)輸入A和B中有低電平且C為低電平時(shí)，則F輸出到地?zé)o通路，而VT4是導(dǎo)通的，F(xiàn)輸出為高電平。因此該電路為與或非門(mén)，其邏輯表達(dá)式為:F=AB+C上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路由上述NMOS門(mén)電路可總結(jié)出以下規(guī)律:工作管相串起“與”的作用;工作管相“并”起“或”的作用。先串后并，就是先“與”后“或”;工作管組和一個(gè)負(fù)載管串聯(lián)后，在它們的邊接點(diǎn)引出的輸出起倒相的作用。根據(jù)以上的總結(jié)規(guī)律，不難推出圖2-42所示的電路是一個(gè)或與非門(mén)，其輸入邏輯關(guān)系表達(dá)式為:F=(A+B)(C+D)上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路3.PMOS反相器及邏輯門(mén)在PMOS集成電路中，一般取負(fù)邏輯規(guī)定:高電平為“0";低電平為“1”1)PMOS反相器PMOS電路如圖2-43所示，由圖中可見(jiàn)，它與NMOS反相器電路形式基本相同，只是電源電壓為-UDD。(約為-12V)，其工作管VT1和負(fù)載管VT2均是增強(qiáng)型PMOS管。VT1和VT2的開(kāi)啟電壓為:UTH1=UTH2=UTH3=UTH=-4V。工作管的跨導(dǎo)亦比負(fù)載管的跨導(dǎo)大10倍以上。圖中PMOS管的襯底均接地。將圖2-43按負(fù)邏輯概念來(lái)分析，則-1V為邏輯“0"，-8V為邏輯“1"。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路當(dāng)Ui輸入為低電平0時(shí)(即-1V)，由于工作管VT1源極接地，所以UGS1=-1V,|UGS1|<|UTHP|，因此VT1管截止。負(fù)載管VT2的柵極與漏極短接，其柵極電位為-UDD，則|UGS2|>|UTHP|，負(fù)載管VT2導(dǎo)通。因此，電路輸出電壓U0為:按負(fù)邏輯規(guī)定，U0輸出“1”電平。而當(dāng)Ui輸入高電平1時(shí)(即-8V),VT1管因UGS1=-8V,|UGS1|>|UTHP|而導(dǎo)通，VT2負(fù)載管也同樣可導(dǎo)通。因此，電路輸出電壓U0為:上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路rDS1和rDS2為工作管和負(fù)載管導(dǎo)通時(shí)的漏源電阻。由于工作管跨導(dǎo)遠(yuǎn)大于負(fù)載管跨導(dǎo)，即gm1>>gm2，因此，rDS1<<rDS2，電路輸出電壓U0≈1V("0”電平)。由上述分析可知，圖2-43是一個(gè)PMOS反相器，與圖2-37所示的NMOS反相器相比，這兩個(gè)反相器電路形式相似，若只考慮邏輯值，負(fù)電源負(fù)邏輯的PMOS反相與正電源正邏輯的NMOS反相器等價(jià)。由此可得出:負(fù)電源、負(fù)邏輯的PMOS門(mén)電路與正電源、正邏輯的NMOS門(mén)電路若電路形式相似，則邏輯關(guān)系可等價(jià)。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路2)各種PMOS門(mén)電路圖2-44(a),(b),(c)所示分別為負(fù)邏輯PMOS與非門(mén)、或非門(mén)、與或非門(mén)的電路。圖中所有管子均為增強(qiáng)型PMOS管，且負(fù)載管跨導(dǎo)遠(yuǎn)小于工作管的跨導(dǎo)。由于同樣的原因，PMOS與非門(mén)串聯(lián)的工作管不能超過(guò)3個(gè)，或非門(mén)并聯(lián)的工作管數(shù)目不受限制。用NMOS相應(yīng)電路的分析方法，可推出圖2-42中各PMOS門(mén)的邏輯功能，只是按負(fù)邏輯規(guī)定:"0”電平為-1V；"1”電平為-8V(請(qǐng)注意:PMOS電路中，每個(gè)MOS管的襯底B均接高電平OV，即地電平)。同樣可整理出它們的構(gòu)圖規(guī)律如下:工作管相串為“與”;工作管相并為“或”。先串后并即先“與”后“或”;先并后串為先“或”后“與”。工作管組與一個(gè)負(fù)載管連接點(diǎn)處的輸出起倒相作用。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路若對(duì)以上PMOS門(mén)電路采用正邏輯規(guī)定，即-1V為“1”電平，-8V為"0”電平，則圖2-44(a),(b),(c)所示電路分別為正或非門(mén)、正與非門(mén)及或與非門(mén)，它們的邏輯表達(dá)式應(yīng)改為相應(yīng)正邏輯的F=A+B,F=A·B和F=AB+C。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路4.CMOS反相器及邏輯門(mén)一般的單溝道MOS電路(NMOS,PMOS)都存在以下兩個(gè)問(wèn)題。第一，由于負(fù)載管一直是導(dǎo)通的，因此當(dāng)輸入信號(hào)使工作管導(dǎo)通時(shí)，電源與地之間就存在一條通路，具有靜態(tài)電流，所以電路功耗較大。第二，為保證輸出“0”電平接近地電位，負(fù)載管跨導(dǎo)必須遠(yuǎn)遠(yuǎn)小于工作管跨導(dǎo)，但這又使工作管關(guān)閉過(guò)程中負(fù)載電容CL充電很慢(因此時(shí)輸出電阻為負(fù)載管漏源電阻)，影響了電路的工作速度?；パa(bǔ)的集成電路CMOS較好地解決了這兩個(gè)問(wèn)題，它一般采用正邏輯規(guī)定。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路1)CMOS反相器圖2-45是一個(gè)由NMOS管和PMOS管構(gòu)成的互補(bǔ)MOS反相器電路。工作管VT1是增強(qiáng)型NMOS管，它的襯底B1與源極S1相接并接地(接最低電平);負(fù)載管VT2是一個(gè)倒放的增強(qiáng)型PMOS管，它的襯底B2與源極S2相接并接電源嘰。(接最高電平)。工作管VT1的跨導(dǎo)等于工作管VT2管的跨導(dǎo)，即gm1=gm2它們互相串接，柵極連在一起作反相器的輸入端Ui，漏極也連在一起作反相器的輸出端U0。VT1源極S1接地，VT2源極S2接電源UDD。電源電壓UDD>|UTHP|+UTHN(UTP和UTN分別為VT2和VT1管的開(kāi)啟電壓)。在以后的討論中，CMOS電路開(kāi)啟電壓的典型數(shù)據(jù)取以下數(shù)值:UTHP=-3V,UTHN=+3V，而電源電壓UDD一般為+10V。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路當(dāng)輸入為低電平“0"(0V)時(shí)，NMOS管VT，的柵源電壓UGS1=0V，因此UGS1(0V)<UTHN(3V)，VT1工作管截止;PMOS管VT2的柵源電壓UGS2=-10V,|UGS2|(10V)>|UTHP|(3V)，負(fù)載管VT2導(dǎo)通，電源電壓UDD主要降落在VT1管上，輸出電壓U0=UDD=10V，為高電平。而輸入為高電平“1"(10V)時(shí)，NMOS管的柵源電壓UGS1=10V，因此，UGS1>UTHN，工作管VT1導(dǎo)通，PMOS管VT2的柵源電壓UGS2=0V,|UGS2|(10V}<|UTHP|(3V),因此，負(fù)載管截止，電源電壓UDD主要降落在VT2管上，輸出電壓U0=0V，為低電平。由上述分析可見(jiàn):CMOS反相器有倒相功能。反相器在兩個(gè)不同靜態(tài)下，VT,和VT:管中總有一個(gè)處于截止?fàn)顟B(tài)，因此靜態(tài)功耗小，只有在狀態(tài)轉(zhuǎn)換過(guò)程中，兩管才有可能同時(shí)導(dǎo)通，不過(guò)作用的時(shí)間很短，平均功耗小。一般在高頻工作時(shí)，才考慮其動(dòng)態(tài)功耗的影響。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路反相器兩個(gè)互補(bǔ)MOS管的跨導(dǎo)gm1=gm2，且都較大，因此在兩個(gè)不同輸出狀態(tài)下，都為負(fù)載電容提供了一個(gè)低阻抗的快速充、放電回路，使其工作速度較高。典型的CMOS反相器電壓傳輸特性曲線(xiàn)u0=f(ui)如圖2-46(a)所示，與此相應(yīng)的伏安特性曲線(xiàn)i=f(ui)如圖2-46(b)所示。圖中曲線(xiàn)分5段。(1)A段:0V<ui<UTHN(3V)。VT2導(dǎo)通，VT1截止，U0=UDD=10V,電流i=0A。(2)B段:UTHN<ui<U*附近，VT1和VT2均導(dǎo)通，但rDS1>rDS2，電路中有電流i流動(dòng)，電流i隨ui增大而增大，而u0則隨ui增大而減小。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路(3)C段:在U*(5V)附近，VT1和VT2都導(dǎo)通，電流i較大，輸出電壓u0有急劇變化，這是因?yàn)樵诖藚^(qū)域VT1和VT2管漏一源電阻有很大變化。(4)D段:U*<ui<UDD+UTHN(7V)，VT1和VT2均導(dǎo)通，rDS1<rDS2，輸出電壓u0隨輸入電壓ui上升而下降，且數(shù)值較小，電流i也隨ui上升而下降。(5)E段:ui>UDD+UTHN(7V)，VT2截止，VT1導(dǎo)通，輸出電壓U0=0V，電流i=0A。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路2)CMOS門(mén)電路在CMOS門(mén)電路中，NMOS管和PMOS管也是成對(duì)出現(xiàn)，凡屬同一對(duì)的NMOS和PMOS管，它們的柵極均接在一起，送入同一個(gè)輸入信號(hào)，而它們的漏極不一定接在一起。CMOS門(mén)電路中的NMOS管的襯底和PMOS管的襯底B及源極S均接地，PMOS管的襯底B及源極S均接電源UDD。(1)與非門(mén)。圖2-47所示為CMOS與非門(mén)A電路，圖中兩個(gè)P溝道增強(qiáng)型MOS管并接，作為負(fù)載管組，兩個(gè)N溝道增強(qiáng)型MOS管串接，作為工作管組。VT1(NMOS)管和VT3(PMOS)>是一對(duì)互補(bǔ)管，它們柵極同輸入A信號(hào);VT2(NMOS)管和VT4(PMOS)是一對(duì)互補(bǔ)管，它們柵極同輸入B信號(hào)。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路由分析可知，當(dāng)輸入A,B具有不同邏輯值組合時(shí)，各管的工作情況及輸出F可見(jiàn)表2-9。當(dāng)工作管組與地通時(shí)，負(fù)載管組與電源不通，輸出低電平(0V);當(dāng)工作管組與地不通時(shí)，負(fù)載管組與電源通，輸出高電平(10V)。由表可知，這種電路具有“全1出0、有0出1”的邏輯功能，是一個(gè)正邏輯與非門(mén)，其邏輯關(guān)系式為:F=A·B上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路(2)或非門(mén)。電路如圖2-48所示，兩個(gè)NMOS管并接，兩個(gè)PMOS串接，VT1與VT3,VT2與VT4分別為一組互補(bǔ)管。同與非門(mén)的分析一樣，列出輸入A,B不同組合時(shí)各管的工作情況及輸出F,見(jiàn)表2-10。當(dāng)工作管組與地有通路，而負(fù)載管組與電源UDD無(wú)通路時(shí)，輸出F為低電平(0V);當(dāng)工作管組與地?zé)o通路，而負(fù)載管組與電源UDD有通路時(shí)，輸出為高電平(10V)。顯然該門(mén)電路具有“有1出0、全0出1”的邏輯功能，因此是一個(gè)正邏輯的或非門(mén)，其邏輯表達(dá)式為:F=A+B上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路(3)與或非門(mén)。電路如圖2-49所示，VT1,VT2,VT3,VT4均為N溝道增強(qiáng)型MOS管，它們構(gòu)成工作管組，VT5,VT6,VT7,VT8均為P溝道增強(qiáng)型MOS管，它們構(gòu)成了負(fù)載管組。其中VT1與VT5,VT2與VT6,VT3與VT7,VT4與VT8分別為4對(duì)互補(bǔ)的MOS管。由圖可知，一對(duì)CMOS組中的NMOS管和PMOS管柵極肯定相連接，并作為信號(hào)輸入端，但兩管的漏極不一定接在一起;若工作管串接，相對(duì)應(yīng)的負(fù)載管必然并接;若工作管并接，相對(duì)應(yīng)的負(fù)載管必然串接;工作管組和負(fù)載管組交接處為電路輸出F。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路由分析可知:當(dāng)A,B或C,D都接高電平“1”時(shí)，NMOS管VT1和VT2可導(dǎo)通，或者VT3,VT4可導(dǎo)通，輸出F到地有通路。而此時(shí)相對(duì)應(yīng)的PMOS管VT5、VT6截止或VT7、VT8截止，輸出F到電源UDD不通，因此，輸出F為低電平。而當(dāng)A,B或C,D中有一個(gè)或兩個(gè)同時(shí)為低電平“0”時(shí)，VT1和VT2中有管子不通，VT3和VT4中也有管子不通，因此F到地?zé)o通路，而此時(shí)VT5和VT6因A,B中至少有一個(gè)為“0”而至少總有一個(gè)導(dǎo)通，VT7和VT8因C,D中至少有一個(gè)為“0”而至少總有一個(gè)導(dǎo)通，因此，F(xiàn)到電源UDD有通路，輸出F為高電平。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路綜上分析可知，這是一個(gè)與或非門(mén)，邏輯表達(dá)式為:F=AB+CD由上面幾個(gè)CMOS門(mén)電路邏輯功能的分析還可總結(jié)出以下規(guī)律:工作管相串，相對(duì)應(yīng)的負(fù)載管相并;工作管相并，相對(duì)應(yīng)的負(fù)載管相串;工作管先串后并，則負(fù)載管先并后串;工作管先并后串，則負(fù)載管先串后并;工作管組相串為“與”，相并為“或”，先串后并為先“與”后“或”，先并后串為先“或”后“與”;工作管組與負(fù)載管組連接點(diǎn)引出輸出起倒相作用。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路3)CMOS傳輸門(mén)及模擬開(kāi)關(guān)傳輸門(mén)電路如圖2-50(a)所示，它由一個(gè)PMOS管和一個(gè)NMOS管并聯(lián)而成。兩管源極相接，作為輸入端Ui，兩管漏極相接作為輸出端U0。兩管柵極作為控制端，加一對(duì)CP和CP(互為反相)的控制電壓。由于MOS管結(jié)構(gòu)對(duì)稱(chēng)，源極和漏極可互換，電流可兩個(gè)方向流動(dòng)，所以Ui和U。可以對(duì)換，因此傳輸門(mén)可稱(chēng)雙向開(kāi)關(guān)。它能在電路中起信號(hào)傳輸?shù)拈_(kāi)關(guān)作用，其符號(hào)如圖2-50(b)所示。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路若CP接高電平(≈10V)時(shí)，則CP就接低電平(≈0V)，輸入U(xiǎn)i在0~10V范圍連續(xù)變化，傳輸門(mén)TG可開(kāi)通，其原因如下:Ui在0~7V范圍變化時(shí)，VTN管可開(kāi)啟(它的UGS為3~10V，因此UGS≥UTH(VTN));Ui在3~10V范圍變化時(shí)，VTP管可開(kāi)啟(它的UGS為-10~-3V，因此,|UGS|>|UTH|(VTP)。因此，Ui在0~l0V范圍變化時(shí)，VTN和VTP管中至少有一個(gè)管子接通，就相當(dāng)于開(kāi)關(guān)接通。而當(dāng)CP接在低電平時(shí)，CP為高電平，不管Ui輸入0~10V范圍的什么值，VTN管和VTP管均不可能開(kāi)啟，這是因?yàn)門(mén)N管的UGS≤0V，而VTP管的UGS≥0V。因此，Ui不能通過(guò)此傳輸門(mén)送至U0，相當(dāng)于開(kāi)關(guān)斷開(kāi)。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路傳輸門(mén)和反相器可結(jié)合組成模擬開(kāi)關(guān)，如圖2-51所示。當(dāng)控制端CP接高電平(10V)時(shí)，傳輸門(mén)導(dǎo)通;當(dāng)控制端CP接電平(0V)時(shí)，傳輸門(mén)截止，它相當(dāng)于一個(gè)理想開(kāi)關(guān)，在數(shù)字電路中應(yīng)用得很廣泛。注意，若控制信號(hào)CP和CP接反，如圖2-52所示，那么，就表示這個(gè)門(mén)在CP接低電平時(shí)，開(kāi)關(guān)接通;而在CP接高電平時(shí)，開(kāi)關(guān)斷開(kāi)。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路2.3.2MOS邏輯門(mén)電路特點(diǎn)(1)靜態(tài)功耗極微，每門(mén)功耗達(dá)nW數(shù)量級(jí)。(2)開(kāi)關(guān)速度比NMOS和PMOS高，接近TTL速度的數(shù)量級(jí)，當(dāng)然與TTL相比還是低。(3)抗干擾能力強(qiáng)(由傳輸特性陡峭就可看出)。(4)電源利用率高。(5)電源電壓允許變化范圍大。UDD在3~15V范圍變化時(shí)，CMOS仍然保持正常邏輯功能。(6)負(fù)載能力強(qiáng)。由于CMOS門(mén)電路輸入阻抗很大，因此CMOS門(mén)電路扇出系數(shù)大。上一頁(yè)下一頁(yè)返回2.3單極型邏輯門(mén)電路2.CMOS電路的缺點(diǎn)(1)工藝復(fù)雜。在同一塊硅片上做出兩種溝道的增強(qiáng)型MOS管，工藝要求高。(2)占硅片面積大，集成度比單溝道MOS低。(3)與雙極型門(mén)電路相比，MOS