ZYNQ平臺架構AXI總線協(xié)議及部分可重構配置

ZYNQ平臺架構及配置1

2目錄一、ZYNQ平臺的硬件架構二、AXI協(xié)議三、ZYNQ的部分可重構配置22024/7/23ZYNQ平臺的硬件架構3

2背景簡介42024/7/23背景簡介ZYNQ7000系列ARM+FPGA結構XILINX傳統(tǒng)FPGA的局限性？52024/7/23ZYNQ平臺的硬件架構架構：1、PS（處理器系統(tǒng)）（流程控制等串行設計）2.PL（可編程邏輯）（并行算法設計）62024/7/23ZYNQ平臺的硬件架構PS由四塊組成：1、APU(應用處理單元)2、內(nèi)存接口3、IO外設（USB2.0、Ethernet、CAN、SPI、UART、IIC.SD/SDIO、GPIO）4、互連線（APU、IOP和內(nèi)存單元相互連接，并通過一個多層的AXI互連線與PL連接）72024/7/23ZYNQ平臺的硬件架構APU結構1、ACP2、SCU3、Cortex-A9(x2)4.L132KB（I/D）共享L2512KB82024/7/23ZYNQ平臺的硬件架構內(nèi)存接口92024/7/23ZYNQ平臺的硬件架構IO外設RGMII接口102024/7/23ZYNQ平臺的硬件架構AXI總線架構AXI_HP用于PL的四個高性能、高帶寬主接口,位寬可配64/32,可訪問PS的DDR3控制器和PS的片上RAM資源AXI_GP四個通用接口（兩主兩從）,每個位寬32,可訪問PS的DDR3控制器,PS片上RAM資源和其他從設備AXI_ACP用于PL的一個加速一致性主端口,提供快速訪問CPU,可選的L1或L2緩存一致性112024/7/23ZYNQ平臺的硬件架構PL組成：1、可配置邏輯塊(CLB)2、36KB塊BRAM3、數(shù)字信號處理DSP48E1Slice4、可編程IO5、時鐘管理6.XADC122024/7/23ZYNQ平臺的硬件架構可編程IO132024/7/23ZYNQ平臺的硬件架構XADC模塊142024/7/23XADC模塊ZYNQ平臺的硬件架構152024/7/23ZYNQ平臺的硬件架構162024/7/23AXI協(xié)議

AXI4.0是ARM公司提出的AMBA3.0協(xié)議的升級版,是一種高性能、高帶寬、低延遲的片內(nèi)總線。172024/7/23AXI協(xié)議

AXI協(xié)議具有如下特點:總線的地址/控制和數(shù)據(jù)通道是分離的；支持不對齊的數(shù)據(jù)傳輸；在突發(fā)傳輸中，只需要首地址；同時具有分離讀/寫數(shù)據(jù)通道；更加容易進行時序收斂。182024/7/23通道介紹AXI接口具有5個獨立通道:寫地址通道（Writeaddresschannel，AW）；寫數(shù)據(jù)通道（Writedatachannel，W）；寫響應通道（Writeresponsechannel，B）；讀地址通道（Readaddresschannel，AR）；讀數(shù)據(jù)通道（Readdatachannel，R）；每個通道都是一個獨立的AXI握手協(xié)議。192024/7/23READY/VALID握手機制每個通道都有一對VALID/READY信號發(fā)送方用VALID指示什么時候數(shù)據(jù)或控制信息是有效的；接收方用READY指示可以接收數(shù)據(jù)或控制信息。傳輸發(fā)生在VALID和READY信號同時為高的時候。通道之間的關系:各個通道都可以獨立握手，相互之間的關系是靈活的；讀數(shù)據(jù)必須總是跟在與其數(shù)據(jù)相關聯(lián)的地址之后；寫響應必須總是跟在與其相關聯(lián)的寫交易的最后出現(xiàn)。202024/7/23READY/VALID握手機制讀交易中的握手之間的依賴關系寫交易中的握手之間的依賴關系212024/7/23讀交易過程222024/7/23寫交易過程232024/7/23讀猝發(fā)交易讀猝發(fā)交易過程中典型信號的交互過程242024/7/23寫猝發(fā)交易寫猝發(fā)交易過程中典型信號的交互過程252024/7/23重疊猝發(fā)交易重疊猝發(fā)交易過程中典型信號的交互過程262024/7/23AXI互聯(lián)AXI互聯(lián)結構模型包括:直通模式只轉換模式N-1互聯(lián)模式1-N互聯(lián)模式N-M互聯(lián)模式272024/7/23互聯(lián)模式直通模式只轉換模式N-1互聯(lián)模式1-N互聯(lián)模式282024/7/23N-M互聯(lián)模式共享寫和讀地址仲裁結構292024/7/23N-M互聯(lián)模式稀疏互聯(lián)寫和讀數(shù)據(jù)通道302024/7/23PartialReconfigurationinZynqBasedonmodulesBasedondiversities312024/7/23PartialReconfigurationinZynqWhatProblemsDoesItSolve?Systemcost,size,andpowerconstraints?MultiplexhardwarefunctionsEvolvingprotocolandindustrystandards?ReprogramabilityasstandardsevolveMissioncriticaluptime?UpdateontheflywhilesystemstillrunningLongdesignimplementationcycletimes?Acceleratedevelopmentwithfocusonreconfigurablepartition322024/7/23SomeTerminologyReconfigurablePartition(RP)ThephysicallocationofFPGAresourcesselectedforpartialreconfigurationStaticlogicEverythingbuttheRP(s)Thepartofthedesignthatdoesn’tchangeReconfigurableModule(RM)LogicthatlivesintheRP?Definedbyhardwareinterfacesandports?FunctionalvariantsforassociatedRP?Differentprotocol,task,filter,etc.332024/7/23DesignFlowStructurethedesign?Separatefunctionsintohierarchicalblocks?Identifyfunctionstobemadeintopartitions?IdentifysetofsignalsthatwillbecomeRPinterface342024/7/23DesignFlow?Synthesize?Bottom-up?Static“top”andRMssynthesizedseperately352024/7/23DesignFlowAssemblestaticdesignwithRMvariants?RMsreplaceblackboxesinstatic“top”362024/7/23DesignFlowFloorplantheRPsandrunDRCs?Defineregionsandlogicresourcestobeincluded372024/7/23DesignFlowImplementation?Configurationsforstaticlogicandallreconfigurablemodules?Repeatforallmodules382024/7/23DesignFlowVerifyallconfigurations?Ensurethatstaticportionsmatchidentically392024/7/23DesignConsiderationsVivadostoresdesigndataincheckpoints?Savefulldesignasaconfigurationcheckpointforbitstreamcreation?RMscanalsobestoredastheirowncheckpoints?Savestatic-onlycheckpointtobereusedacrossmultipleconfigurations?Routedstaticcheckpointcanremainopeninmemory ?Resultsarelockedattheroutinglevel402024/7/23DesignConsiderations412024/7/23DesignConsiderationsPartitionPinsarejunctionsbetweenstaticandreconfiguredlogic?Interfacewirescanbebrokenatinterconnecttilesite?Anchormid-routebetweenstaticandreconfigurablelogic?Nooverheadatreconfigurablepartitioninterface422024/7/23DesignConsiderations432024/7/23NotEve