DSP原理及應(yīng)用-TMS320DM6437 課件 第二章：TMS320DM6437的硬件結(jié)構(gòu)

DSP原理及應(yīng)用

第二章：TMS320DM6437的硬件結(jié)構(gòu)第二章TMS320DM6437的硬件結(jié)構(gòu)

2.1TMS320DM6437的基本結(jié)構(gòu)2.2TMS320DM6437CPU結(jié)構(gòu)2.3片內(nèi)存儲器及數(shù)據(jù)訪問2.4實驗和程序?qū)嵗齌MS320DM6437采用TMS320C64x+DSP內(nèi)核，32位定點處理器，工作頻率可達700MHz，處理速度最高可達5600MIPS。TMS320DM6437具有64個32位通用寄存器和8個獨立計算功能單元，這些功能單元包括2個用于存儲32位結(jié)果的乘法器和6個算術(shù)邏輯單元（ALU）。TMS320DM6437的內(nèi)核采用TI開發(fā)的第三代高性能支持超長指令字（VLIW）的VelociTI.2結(jié)構(gòu)。圖2-1TMS320DM6437DSP硬件結(jié)構(gòu)框圖TMS320DM6437采用2級Cache存儲結(jié)構(gòu)，片上有32KBRAM/Cache可配置的1級程序存儲器L1P，48KBRAM+32KBRAM/Cache可配置的1級數(shù)據(jù)存儲器L1D和128KBRAM/Cache可配置的2級程序/數(shù)據(jù)存儲器L2，存儲器體系結(jié)構(gòu)比較靈活。此外，TMS320DM6437還集成了片上ROMBootloader、兼容的JTAG接口、靈活的OSC/PLL時鐘發(fā)生器、獨立的節(jié)電模式等。

TMS320DM6437硬件結(jié)構(gòu)的另一特點是包含了一個視頻處理子系統(tǒng)（VPSS），它分為2部分：一部分是視頻處理前端輸入部分（VPFE），由CCD控制器、預(yù)覽器、柱狀顯示模塊、自動曝光/白平衡/聚焦模塊和縮放模塊組成，用于視頻采集；另一部分是視頻處理后端輸出部分（VPBE），由屏幕顯示設(shè)備和視頻編解碼組成，這增強了TMS320DM6437的視頻處理能力。

TMS320DM6437集成了豐富的片內(nèi)外設(shè)，包括以下4部分。（1）系統(tǒng)外設(shè)：包括2個64位通用定時器、1個64位看門狗定時器、3個脈沖寬度調(diào)制（PWM）和111個通用輸入/輸出引腳（GPIO），每個通用定時器可分別配置成2個獨立的32位定時器。（2）多種接口：包括多通道音頻串口（McASP）、2個多路緩沖串口（McBSP）、1個I2C總線接口、高端控制器局域網(wǎng)（CAN）控制器（HECC）及2個通用異步收發(fā)器（UART）接口。（3）連接器：包括1個外圍設(shè)備互連接口（PCI）（33MHz）、4個收發(fā)VLYNQ（FPGA）接口、10/100Mbps以太網(wǎng)媒體存取控制器（EMAC）及1個可編程的16位主機接口（HPI）。（4）外部存儲器接口：包括1個用于32位DDR2SDRAM高速存儲控制器接口，具有256MB尋址空間，1個8位異步外部存儲器接口（EMIFA），具有64MB尋址空間，如與NORFlash或NANDFlash存儲器相連，用于低速率的存儲器或外部設(shè)備接口。CPU的組成

TMS320DM6437的CPU主要包括以下幾個部分●程序取指單元；●指令分配單元；●指令譯碼單元；●2個數(shù)據(jù)通路A和B●64個32位寄存器；●控制寄存器組；●控制邏輯、測試、仿真及中斷邏輯。

圖2-2TMS320DM6437的CPU結(jié)構(gòu)2.2.1.CPU通用寄存器組每個通用寄存器組包含32個32位寄存器，如下表所示，這些寄存器可用于數(shù)據(jù)、數(shù)據(jù)地址指針或狀態(tài)寄存器。

表2-1控制寄存器組個字段功能通用寄存器組支持數(shù)據(jù)范圍大小從封裝的（packed）8位到64位定點，其值大于32位的，如40位和64位，被存儲到寄存器對中，即低32位數(shù)據(jù)存放到偶數(shù)序列寄存器中、剩余的高8位或高32位存放到緊挨的下一個奇數(shù)序列寄存器中。寄存器名間的冒號表示寄存器對，奇數(shù)序列的寄存器首先被指定。

下圖顯示了40位長數(shù)據(jù)的寄存器存儲方法，一個長整型數(shù)輸入的操作將忽略奇寄存器中的高24位，即奇寄存器中的高24位自動補0，偶寄存器以操作碼方式進行編碼。圖2-340位數(shù)據(jù)在寄存器對中的存儲方法2.2.2TMS320DM6437CPU控制寄存器組1、用戶可以通過控制寄存器組來選用CPU的部分功能。下表列出了C62xx/C64xx/C67共有的控制寄存器組，并對每個控制寄存器做了簡單描述。

表2-2控制寄存器組個字段功能縮寫寄存器名稱描述AMR尋址模式寄存器分別指定8個寄存器的尋址模式（線性尋址或循環(huán)尋址），也包括循環(huán)尋址的大小CSR空置狀態(tài)寄存器包含全局中斷使能定位，高速緩存控制位及其他控制和狀態(tài)位IFR中斷標志寄存器顯示中斷狀態(tài)ISR中斷設(shè)置寄存器允許手動設(shè)置掛起的中斷ICR中斷清除寄存器允許手動清除掛起的中斷IER中斷使能寄存器允許使能/禁止單個中斷ISTP中斷服務(wù)表指針指向中斷服務(wù)表的起點IRP中斷返回指針含有從可屏蔽中斷返回的地址NRP非可屏蔽中斷返回指針含有從非可屏蔽中斷返回的地址PCE1程序計數(shù)器，E1街拍含有E1街拍中獲取包的地址2.2TMS320DM6437CPU結(jié)構(gòu)

2、CPU狀態(tài)控制寄存器

狀態(tài)控制寄存器（CSR）包含控制位和狀態(tài)位，如圖2-4所示。表2-3詳細說明了各狀態(tài)位的功能。圖2-4狀態(tài)控制寄存器（CSR）

表2-3控制狀態(tài)寄存器（CSR）域描述在TMS320C64x+CPU中，PCC和DCC域被忽略。CSR的位15-10為PWRD域，用于節(jié)電和喚醒模式，如圖2-5所示。圖2-5狀態(tài)控制寄存器中的PWRD域2.2.3TMS320DM6437的CPU數(shù)據(jù)通路TMS320DM6437CPU包含2條數(shù)據(jù)通路（A和B），如圖2-6所示，其組成包括：2個通用寄存器組（A和B）、8個功能單元（.L1、.L2、.S1、.S2、.M1、.M2、.D1和.D2）、2個存儲器加載數(shù)據(jù)通路（L1D和L2D）、2個存儲器保存數(shù)據(jù)通路（ST1和ST2）、2個數(shù)據(jù)地址通路（DA1和DA2）和2個寄存器數(shù)據(jù)交叉通路（1X和2X)。圖2-6CPU的數(shù)據(jù)通路TMS320DM6437CPU數(shù)據(jù)通路的功能單元功能單元定點操作.L單元（.L1、.L2）32/40位算術(shù)和比較運算32位邏輯運算32位數(shù)最左邊1或0計數(shù)32位和40位數(shù)的歸一化計算字節(jié)移位數(shù)據(jù)壓縮/解壓5位常數(shù)生成雙16位算術(shù)運算4個8位算術(shù)運算雙16位最小/最大運算4個8位最小/最大.S單元（.S1、.S2）32位算術(shù)運算32/40位移位運算和32位位操作32位邏輯運算分支操作常數(shù)生成寄存器與控制寄存器間傳送（僅限.S2）字節(jié)移位數(shù)據(jù)壓縮/解壓雙16位比較運算4個8位比較運算雙16位移位運算雙16位飽和算術(shù)運算4個8位飽和算術(shù)運算.M單元（.M1、.M2）32×32位乘法運算16×16位乘法運算16×32位乘法運算4個8×8位乘法運算雙16×16位乘法運算雙16×16位乘、加/減運算4個8×8位乘、加運算位擴展運算位交錯/去交錯運算變量移位運算反轉(zhuǎn)有限域（GaloisField）乘法運算.D單元（.D1、.D2）32位加、減、線性和循環(huán)地址計算5位15位常數(shù)偏移的加載和保存（僅限.D2）帶5位常數(shù)雙字的加載和保存非定向字和雙字的加載和保存5位常數(shù)生成32位邏輯運算2.3.1、片內(nèi)存儲器結(jié)構(gòu)

TMS320DM6437片內(nèi)存儲器是一個兩級緩存結(jié)構(gòu)，如圖2-7所示。圖2-7存儲空間兩級緩存結(jié)構(gòu)第一級L1包含了程序緩存區(qū)L1P（32KB）和數(shù)據(jù)緩存區(qū)L1D（80KB）兩個獨立的高速緩存模塊，這體現(xiàn)了程序與數(shù)據(jù)分開存儲的哈佛結(jié)構(gòu)，提高了DSP的并行運行效率，L1能與DSP內(nèi)核直接進行數(shù)據(jù)交換。第二級程序/數(shù)據(jù)緩沖區(qū)L2（128KB）不能與DSP內(nèi)核直接交換數(shù)據(jù)，L2可以整體作為SRAM映射到存儲空間，或者整體作為第二級Cache，或者配置成SRAM和Cache混合使用，其中配置成RAM的部分從起始地址Ox00000000開始編址，并且可被直接尋址，而配置成Cache的部分其容量必須是0KB、32KB、64KB或128KB。

TMS320DM6437在進行數(shù)據(jù)訪問時:(1)查看L1中是否有該數(shù)據(jù)存在，若L1中存在該數(shù)據(jù)，則直接從L1讀寫數(shù)據(jù)；(2)若L1沒有存儲該數(shù)據(jù)，則訪問二級緩存L2；(3)若L2也沒有緩存數(shù)據(jù)，則通過EMIF接口訪問外部SDRAM，把數(shù)據(jù)從外部SDRAM拷貝到L2緩存區(qū)，再從L2緩存區(qū)拷貝到L1，最后由TMS320DM6437從L1讀寫該數(shù)據(jù)。2.3.2、存儲器空間分配要充分利用片內(nèi)+片外三級存儲器結(jié)構(gòu)，必須提高DSP內(nèi)核讀取數(shù)據(jù)時的命中率，對Cache大小進行配置的原則是將盡量多的關(guān)鍵數(shù)據(jù)分配在片內(nèi)，Cache越大越好，對于不同的應(yīng)用需要用不同的配置。最優(yōu)配置需要在開發(fā)中根據(jù)經(jīng)驗和實際測試結(jié)果進行選擇。起始地址結(jié)束地址大小/KB存儲器映射0x008000000x0080FFFF128L2RAM/Cache0x00E000000x00E0FFFF32L1PRAM/Cache0x00F040000x00F0FFFF48L1DRAM0x00F100000x00F1FFFF32L1DRAM/Cache0x108100000x1081FFFF128L2RAM/Cache0x10E000000x10E0FFFF32L1PRAM/Cache0x10F040000x10F0FFFF48L1DRAM0x10F100000x10F1FFFF32L1DRAM/Cache2.3.3一級片內(nèi)程序存儲器片內(nèi)程序存儲器L1P（Level1programmemoryandcache）的主要功能是最大化代碼執(zhí)行的性能，L1P的可配置性提高了系統(tǒng)靈活性，其配置成cache的容量支持0K、4K、8K、16K和32K。

L1P存儲器最大可支持1MB的RAM和ROM，存儲空間可分割成2個區(qū)域，每個區(qū)域不大于512KB。L1P存儲器的基址被約束在1MB范圍內(nèi)，其總的大小必須是16KB的倍數(shù)。L1P存儲器被分割成2個區(qū)域，表示為L1P區(qū)域0和L1P區(qū)域1，它們的主要特點是：（1）每個區(qū)域有不同數(shù)量的等待狀態(tài)（2）每個區(qū)域有單獨的存儲保護條目。CPU中含有一個內(nèi)部控制寄存器——控制狀態(tài)寄存器（CSR），它為cache控制操作規(guī)定了一個字段（PCC），從而為C64x+/C64x/C62x/C67x設(shè)備提供反相兼容。L1P配置寄存器（L1PCFG）控制L1Pcache的大小，如圖2-7和表2-5所示。圖2-7L1P配置寄存器（L1PCFG）

表2-5L1P配置寄存器（L1PCFG）字段描述

L1Pcache控制寄存器（L1PCC）控制L1P是否為凍結(jié)模式，如圖2-8和表2-6所示。圖2-8LIPcache控制寄存器（L1PCC）表2-6LIPcache控制寄存器（L1PCC）字段描述L1P無效基址寄存器（L1PIBAR）定義了一致性操作作用的無效塊的基址，如圖2-9和表2-7所示。圖2-9L1P無效基址寄存器（L1PIBAR）表2-7L1P無效基址寄存器（L1PIBAR）字段描述L1P無效字計數(shù)寄存器（L1PIWC）定義了一致性操作作用的無效塊的大小，如圖2-10和表2-8所示。圖2-10L1P無效字計數(shù)寄存器（L1PIWC）表2-8L1P無效字計數(shù)寄存器（L1PIWC）字段描述L1P無效寄存器（L1PINV）控制L1Pcache的全局無效，如圖2-11和表2-9所示。表2-9L1P無效寄存器（L1PINV）字段描述圖2-11L1P無效寄存器（L1PINV）L1Pcache是直接映射緩存，這意味著系統(tǒng)的每一個物理內(nèi)存單元在cache中都保留一個可能的位置，當CPU試圖取一段程序代碼時，L1P必須檢查是否在L1Pcache中保留了需要的地址。為此，CPU提供的32位地址被分割成3個字段（tag、set和offset），如圖2-12所示。圖2-12數(shù)據(jù)存取地址結(jié)構(gòu)偏置（Offset）字段占用了32位L1Pline的前5位，其被cache控制邏輯忽略。設(shè)置（Set）字段指明L1Pcacheline的地址，其緩存數(shù)據(jù)將被保留，設(shè)置字段的寬度取決于L1P配置成cache的數(shù)量。L1P使用設(shè)置字段來查找和檢查任意已緩存數(shù)據(jù)的標簽（Tag）和有效位，這反映了標簽地址是否真正是cache中的有效地址。標簽字段占據(jù)存儲地址的上部，它確定了數(shù)據(jù)單元的真實物理位置。L1P結(jié)構(gòu)允許在運行時選擇L1Pcache大小，通過寫請求模式到L1PCFG寄存器的L1PMODE字段來選擇L1Pcache大小，如表2-10所示。表2-10通過L1PCFG寄存器中的L1PMODE位指定Cache大小當設(shè)計的程序需要一定量的cache時，應(yīng)該設(shè)置為模式值的上界。為了確保正確的cache，需要進行無效設(shè)置，然而由于部分L1PRAM變成cache，為了安全的改變L1Pcache模式，在應(yīng)用中還需要遵守表2-11中的規(guī)則。表2-11L1P模式轉(zhuǎn)換規(guī)則2.3.4、一級片內(nèi)數(shù)據(jù)存儲器片內(nèi)數(shù)據(jù)存儲器L1D（Level1DataMemoryandCache）主要功能是最大化數(shù)據(jù)處理性能，L1D的可配置性為系統(tǒng)使用L1D提供了靈活性。片內(nèi)數(shù)據(jù)存儲器L1D具有以下特點：(1)可配置成cache的大小包括0K、4K、8K、16K和32K(2)支持存儲保護(3)提供塊緩存和全局一致操作

L1D存儲器最大可支持1MB的存儲映射RAM和ROM，L1D存儲器的基址被約束在1MB范圍內(nèi)，其總的大小必須是16KB的倍數(shù)。L1D存儲器被分割成2個區(qū)域，表示為L1D區(qū)域0和L1D區(qū)域1，其有以下特點：（1）每個區(qū)域有單獨的內(nèi)存保護條目；（2）部分L1D區(qū)域1可被轉(zhuǎn)換為數(shù)據(jù)cache。L1D存儲器結(jié)構(gòu)允許將部分或全部的L1D區(qū)域1轉(zhuǎn)換成讀分配、寫返回和雙向集關(guān)聯(lián)的cache。為了便于以全CPU時鐘頻率讀寫數(shù)據(jù)，同時具有大的系統(tǒng)內(nèi)存，cache是非常必要的，其主要是用于緩解從較慢的系統(tǒng)存儲單元進行讀/寫操作帶來的延遲。

表2-12L1Dcache控制操作

L1Dcache操作受控于如表2-12所示的控制寄存器，這些寄存器允許改變cache的模式和手動初始cache一致操作，L1Dcache也會受到寫入L2指定控制的影響。CPU有一個內(nèi)部控制寄存器，其給出一個字段用于cache控制操作，即CSR。CSR控制寄存器中的DCC字段以多種方式控制L1D操作。L1Dcache配置寄存器（L1DCFG）控制L1Dcache的大小，如圖2-13和表2-13所示。圖2-13L1D配置寄存器（L1DCFG）表2-13L1D配置寄存器（L1DCFG）字段描述L1Dcache控制寄存器（L1DCC）控制L1D是否為凍結(jié)模式，如圖2-14和表2-14所示。圖2-14LIDcache控制寄存器（L1DCC）表2-14LIDcache控制寄存器（L1DCC）字段描述L1D無效寄存器（L1DINV）控制L1Dcache的全局無效，如圖2-15和表2-15所示。圖2-15L1D無效寄存器（L1DINV）表2-15L1D無效寄存器（L1DINV）字段描述

L1D寫回寄存器（L1DWB）如圖2-16和表2-16所述。圖2-16L1D寫回寄存器（L1DWB）表2-16L1D寫回寄存器（L1DWB）字段描述L1D無效寫回寄存器（L1DWBINV）控制L1Dcache的無效寫回操作，如圖2-17和表2-17所示。圖2-17L1D無效寫回寄存器（L1DWBINV）表2-17L1D無效寫回寄存器（L1DWBINV）字段描述L1D無效基址寄存器（L1DIBAR）定義了無效塊基址，如圖2-18和表2-18所示。圖2-18L1D無效基址寄存器（L1DIBAR）表2-18L1D無效基址寄存器（L1DIBAR）字段描述L1D無效字計數(shù)寄存器（L1DIWC）定義了無效塊的大小，其定義的大小為32位，如圖2-19和表2-19所示。圖2-19L1D無效字計數(shù)寄存器（L1DIWC）表2-19L1D無效字計數(shù)寄存器（L1DIWC）字段描述L1D寫回基址寄存器（L1DWBAR）定義寫回塊的基址，如圖2-20和表2-20所示。圖2-20L1D寫回基址寄存器（L1DWBAR）表2-20L1D無效基址寄存器（L1DWBAR）字段描述L1D無效寫回字計數(shù)寄存器（L1DWIWC）定義了無效寫回塊的大小，其定義的大小為32位，如圖2-21和表2-21所示。圖2-21L1D無效寫回字計數(shù)寄存器（L1DWIWC）表2-21L1D無效字計數(shù)寄存器（L1DWIWC）字段描述L1Dcache是一個雙向集關(guān)聯(lián)cache，這意味著系統(tǒng)的每個物理內(nèi)存單元在cache中都保留2個可能的位置，當CPU試圖訪問一段數(shù)據(jù)時，L1D必須檢查是否在L1Dcache中保留了需要的地址。為此，CPU提供的32位地址被分割成6個數(shù)據(jù)字段，如圖2-22所示。圖2-22數(shù)據(jù)存取地址結(jié)構(gòu)L1Dline大小為64位，偏置（Offset）字段占用了前6位。設(shè)置（Set）字段表明L1Dcache線地址，其緩存數(shù)據(jù)將被保留，設(shè)置字段的寬度取決于L1D配置成cache的大小，如表2-22所示。使用設(shè)置字段來查找和檢查任意已緩存數(shù)據(jù)的標簽和有效位，這表明標簽地址是否真正代表cache中的有效地址。

表2-22設(shè)置（Set）字段寬度對應(yīng)的數(shù)據(jù)訪問地址2.3.5、二級片內(nèi)存儲器二級片內(nèi)存儲器（L2memoryandcache）為較快的一級片內(nèi)存儲器（L1P和L1D）與較慢的外部存儲單元間數(shù)據(jù)傳送存儲提供了一個片上存儲解決方案，其優(yōu)勢在于提供了比L1存儲器更大的存儲空間，同時也提供了比外部存儲更快的數(shù)據(jù)訪問。類似于L1存儲器，L2可配制成cache和非cache（可尋址）存儲器。

L2存儲器提供了設(shè)備需要的靈活存儲方式，包括2個存儲端口（port0和port1），可配置的L2cache大小，存儲保護，支持緩存塊和全局一致操作，4個可配置的節(jié)電模式頁。L2存儲器提供的2個256位寬的存儲接口稱為port0和port1，這兩個端口的使用依賴于設(shè)備，在多數(shù)設(shè)備中，2個存儲端口使用如下：（1）Port0：L2RAM、L2cache（2）Port1：L2ROM、L2RAM、共享存儲接口這兩個存儲端口可編址存儲段，其編址可能是不連續(xù)的，表2-23闡明了port0和port1如何在2×128位bank的情況下用于低位優(yōu)先（littleendian）模式。表2-232×128位banking方案L1P“讀漏”（32字節(jié)）需要單一端口的全部存儲bank，當L2存儲器具有高延遲時，在同一周期或直到該端口完成訪問前，其他訪問不能進行。L1D的讀漏（64字節(jié)）或?qū)懟匾残枰獑我欢丝诘娜看鎯ank，用于兩次連續(xù)訪問。L2cache的操作通過以下寄存器進行控制，如表2-24對這些控制寄存器進行了總結(jié)。表2-24L2cache控制寄存器這些寄存器分為3類，涉及以下部分：

Cache大小和操作模式控制，這些寄存器控制cache大小和cache是否為凍結(jié)模式或正常操作模式；

面向塊和全局一致性操作，這些操作允許從cache中手動移出數(shù)據(jù)；

可緩存性控制，這些寄存器控制cache是否允許存儲一定范圍內(nèi)存的副本。L2配置寄存器（L2CFG）控制L2cache操作，可設(shè)置L2內(nèi)存作為cache的大小、控制L2凍結(jié)模式及保持L1D/L1P無效位，如圖2-23和表2-25所示。圖2-23L2配置寄存器（L2CFG）表2-25L2配置寄存器（L2CFG）字段描述

L2寫回基址寄存器（L2WBAR）如圖2-24和表2-26所示。圖2-24L2寫回基址寄存器（L2WBAR）表2-26L2寫回基址寄存器（L2WBAR）字段描述L2寫回字計數(shù)寄存器（L2WWC）定義無效塊的大小，其大小以32位字進行定義，寫入一個大于FFE0h的數(shù)字會導(dǎo)致寫入單元不被修改，如圖2-25和表2-27所示。圖2-25L2寫回字計數(shù)寄存器（L2WWC）表2-27L2寫回字計數(shù)寄存器（L2WWC）字段描述L2無效寫回字計數(shù)寄存器（L2WIWC）定義無效塊的大小，其大小以32位字進行定義，寫入一個大于FFE0h的數(shù)字會導(dǎo)致寫入單元不被修改，如圖2-26和表2-28所示。圖2-26L2無效寫回字計數(shù)寄存器（L2WIWC）表2-28L2無效寫回字計數(shù)寄存器（L2WIWC）字段描述L2無效基址寄存器（L2IBAR）定義無效塊的基址，如圖2-27和表2-29所示。圖2-27L2無效基址寄存器（L2IBAR）表2-29L2無效基址寄存器（L2IBAR）字段描述L2無效字計數(shù)寄存器（L2IWC）定義了無效塊的大小，其大小以32位字進行定義，寫入一個大于FFE0h的數(shù)字會導(dǎo)致寫入單元不被修改，如圖2-28和表2-30所示。圖2-28L2無效字計數(shù)寄存器（L2IWC）表2-30L2無效字計數(shù)寄存器（L2IWC）字段描述L2寫回寄存器（L2WB）控制L2cache的全局寫回操作，如圖2-29和表2-31所示。圖2-29L2寫回寄存器（L2WB）表2-31L2寫回寄存器（L2WB）字段描述L2無效寫回寄存器（L2WBINV）控制L2cache的無效寫回操作，如圖2-30和表2-32所示。圖2-30L2無效寫回寄存器（L2WBINV）表2-32L2無效寫回寄存器（L2WBINV）字段描述L2無效寄存器（L2INV）控制L2cache的全局無效，如圖2-31和表2-33所示。圖2-31L2無效寄存器（L2INV）表2-33L2無效寄存器（L2INV）字段描述L2內(nèi)存屬性寄存器（MARn）定義外部存儲空間的可緩沖性，只在管理員模式下可寫，其通用結(jié)構(gòu)如圖