Aptix-SystemExplorer設(shè)計(jì)檔案規(guī)范說明

Aptix-SystemExplorer設(shè)計(jì)檔案規(guī)范說明本文件旨在說明Aptix-SystemExplorer設(shè)計(jì)檔案(designfiles)之基本信息，請向CIC申請?jiān)擁?xiàng)服務(wù)者詳細(xì)閱讀。第一節(jié)「設(shè)計(jì)檔案規(guī)范」敘述設(shè)計(jì)檔案的結(jié)構(gòu)以及其注意重點(diǎn)，請使用者務(wù)必遵循這些規(guī)范來撰寫各位的設(shè)計(jì)檔案；第二節(jié)「參考范例」提供一設(shè)計(jì)檔案之實(shí)際范例，以供各位參考。一、設(shè)計(jì)檔案規(guī)范(DesignFileGuideline)：使用CIC所提供之Aptix-SystemExplorerMP4CF服務(wù)時(shí)，使用者所上傳之設(shè)計(jì)檔案需遵守一定的格式。在目前CIC的規(guī)劃下，當(dāng)使用Aptix-SystemExplorer來進(jìn)行In-Circuitemulationflow時(shí)，使用者可將設(shè)計(jì)之電路放在MP4CF的FPGA模塊內(nèi)，若電路設(shè)計(jì)過大，可由幾顆FPGA一起來完成該電路并進(jìn)行快速雛型硬件仿真(emulation)。雛型硬件仿真時(shí)，可經(jīng)由Agilent16702B邏輯分析儀(請參考16702B使用手冊)的PatternGen模塊來送入測試訊號，并由邏輯分析儀模塊來量取仿實(shí)體電路之反應(yīng)訊號。當(dāng)電路設(shè)計(jì)尚未成熟，僅有部分模塊已完成電路實(shí)體設(shè)計(jì)，其余模塊仍為行為描述、不可合成之階段時(shí)，或是電路設(shè)計(jì)過大，MP4CF之FPGA模塊無法完全容納，而需要以模塊為單位進(jìn)行電路測試時(shí)，可以使用MVPflow(ModuleVerificationPlatform)之HW/SW協(xié)同驗(yàn)證功能來先行驗(yàn)證部分模塊的功能。接下來，本文將以上兩種狀況整合，統(tǒng)一分成「軟件模擬設(shè)計(jì)區(qū)塊」及「硬件模擬設(shè)計(jì)區(qū)塊」以方便說明。使用MVPflow來加速模擬時(shí)，使用者需自行將電路設(shè)計(jì)的HDL程序區(qū)分(partition)為軟件模擬及硬件模擬兩大設(shè)計(jì)區(qū)塊。其中軟件模擬設(shè)計(jì)區(qū)塊的HDLcode在MP4CF平臺(tái)中會(huì)在SunBlade1000(請參考Aptix-SystemExplorer硬件資料文件)主機(jī)上以處理器軟件運(yùn)算的方式來模擬這設(shè)計(jì)區(qū)塊中的訊號；而硬件模擬設(shè)計(jì)區(qū)塊則經(jīng)過合成、程序化的動(dòng)作，下載到FPGA內(nèi)以硬件計(jì)算的方式進(jìn)行模擬，以減輕主機(jī)計(jì)算的負(fù)載；這兩者之間的訊號則經(jīng)由MVP之硬件模塊作為溝通界面，如下圖一所示。圖一、透由MVP作HW/SW協(xié)同加速模擬示意圖由以上可知，emulationflow時(shí)，只有用到MP4CF的硬件模擬功能。因?yàn)榕cMVPflow在同一個(gè)平臺(tái)架構(gòu)上，所以也可套用MVP的資源，由SunBlade1000灌送測試訊號進(jìn)行驗(yàn)證，并與emulationflow的結(jié)果互相比對參考，所以emulationflow所使用的檔案結(jié)構(gòu)是MVPflow檔案結(jié)構(gòu)的子集合。故以下僅針對MVPflow的檔案結(jié)構(gòu)進(jìn)行說明。如前段所述，MVPflow設(shè)計(jì)檔案結(jié)構(gòu)如圖二所示。圖二中S1.v、S2.v…、Sn.v代表使用者對設(shè)計(jì)區(qū)分出的軟件模擬部分的設(shè)計(jì)子區(qū)塊，若是emulationflow則無這部分區(qū)塊。圖二中F1.v、F2.v…、Fn.v則代表使用者對設(shè)計(jì)區(qū)分出的硬件模擬部分的設(shè)計(jì)子區(qū)塊，這些硬件設(shè)計(jì)子區(qū)塊在Aptix-SystemExplorer硬件平臺(tái)上對應(yīng)到各個(gè)XilinxFPGA模塊，而FPGA模塊間的連線則是由FPIC來控制(請參考Aptix-SystemExplorer硬件資料文件)。使用者必須提供各硬件模擬子區(qū)塊間的連線關(guān)系，以便規(guī)劃FPIC的功能，完成整個(gè)硬件模擬區(qū)塊，才以與MVP界面與軟件模擬區(qū)塊溝通。圖二中的Exp_Top.v檔即為F1.v到Fn.v所代表FPGA模塊連線關(guān)系的HDL程序碼。使用者在Aptix-SystemExplorer中也可使用硬件模塊(如ARM922T模塊及存儲(chǔ)器模塊)，這些硬件模塊也是經(jīng)由FPIC來進(jìn)行連線，所以也是掛在Exp_Top.v之下(如圖二所示)。Exp_Top.v所對應(yīng)的Exp_Top模塊即代表整個(gè)硬件模擬區(qū)塊，其中并無邏輯關(guān)系，其作用是規(guī)定線路的連接方式。Exp_Top.v必須要滿足RMM文件中5.6.8.的規(guī)定。進(jìn)行模擬用的testbench檔案則直接引用整個(gè)硬件模擬區(qū)塊模塊Exp_Top，并引用各軟件模擬子模塊(S1.v、S2.v…、Sn.v)，由SunBlade1000工作站進(jìn)行計(jì)算，故testbench檔案在Aptix-SystemExplorer設(shè)計(jì)檔案結(jié)構(gòu)中的角色如圖二所示。由以上可知，使用者除了將電路設(shè)計(jì)切分成軟件模擬區(qū)塊及硬件模擬區(qū)塊外，還會(huì)因?yàn)槭褂肁ptix-SystemExplorer而需增加Exp_Top.v檔，及修改testbench.v檔的內(nèi)容，使適合MVP的架構(gòu)。以下提供Aptix-SystemExplorer使用者所需注意之事項(xiàng)：設(shè)計(jì)檔案請以Verilog為主，filename最好與modulename一致。請確認(rèn)Verilogcode可在Synplify_Pro環(huán)境合成無誤。請?zhí)峁〢ptix-SystemExplorer的Top_LevelDesign檔案Exp_Top.v，并確認(rèn)Exp_Top.v有正確描述各個(gè)FPGA與HardwareComponent之間的連線情形。Exp_Top.v必須滿足RMMDesignGuideline5.6.8.的規(guī)定。請?zhí)峁┮煌暾鹴estbench.v，并確認(rèn)可在Modelsim正確執(zhí)行RTLSimulation無誤。以上說明使用者可與第二節(jié)「參考范例」互相對照參考。日后CIC會(huì)逐年改善此系統(tǒng)，使Aptix-SystemExplorer之流程更具彈性。圖二、Aptix-SystemExplorer設(shè)計(jì)檔案結(jié)構(gòu)二、參考范例(DesignFileExample)：因?yàn)閑mulationflow是MVPflow的一部份，所以此處直接以MVPflow為例，說明設(shè)計(jì)檔案中Exp_Top.v與testbench.v的寫法。如圖三中所示，此設(shè)計(jì)范例中之電路設(shè)計(jì)被區(qū)分為一個(gè)軟件模擬區(qū)塊模塊S1，兩個(gè)FPGA硬件模擬區(qū)塊子模塊F1、F2，及一個(gè)IP硬件子模塊HC。由前一節(jié)的說明可知，使用者需提供定義EP4CF上各FPGA的連結(jié)方式的Exp_Top.v檔案，以及進(jìn)行MVP時(shí)的testbench檔(testbench.v)。各模塊間的訊號如圖三所示，則此范例的Exp_Top.v及testbench.v格式如表格一所示。圖三、Aptix-SystemExplorer設(shè)計(jì)檔案結(jié)構(gòu)范例表格一、設(shè)計(jì)檔案範(fàn)例module表格一、設(shè)計(jì)檔案範(fàn)例moduleExt_TOP(CLK,RESET,A,B,C,D,LED);inputCLK,RESET;input[11:0]A,B;output[11:0]C,D,LED;F1U1(.CLK(CLK),.RESET(RESET),.A(A),.B(B),.C(C));F2U2(.CLK(CLK),.RESET(RESET),.D(D));HCU3(.CLK(CLK),.RESET(RESET),.LED(LED));endmodulemoduleF1(CLK,RESET,A,B,C);inputCLK,RESET;input[11:0]A,B;output[11:0]C;endmodulemoduleF2(CLK,RESET,D);inputCLK,RESET;output[11:0]D;endmodulemoduleHC(CLK,RESET,LED);inputCLK,RESET;output[11:0]LED;endmodulemoduleTestbench;regCLK,RESET;reg[11:0]A,B,C;//Instantiateyourdesignunit//thehardwaresectionExp_Toptop(.CLK(CLK),.RESET(RESET),.A(A),.B(B),.C(C));//Instantiateyourdesignunit//thesoftwaresectionS1Smodule(.CLK(CLK),.RESET(RESET,.E(E));//Ins