數(shù)字電子技術智慧樹知到期末考試答案章節(jié)答案2024年中國農業(yè)大學

數(shù)字電子技術智慧樹知到期末考試答案+章節(jié)答案2024年中國農業(yè)大學SR觸發(fā)器的約束條件是S和R的取值不能同時為有效信號（

）

答案:對硬件描述語言Verilog

HDL

中，wire語句用來定義reg

類型的變量。（

）

答案:錯集電極開路的與非門和普通的與非門，他們的邏輯功能相同，使用方法也完全相同。（

）

答案:錯要對298個物體進行編碼，下面那個選項可以實現(xiàn)？

(

)

答案:9位二進制數(shù)TTL電路中的三態(tài)輸出門電路是在普通門電路的基礎上附加控制電路而構成的。

（

）

答案:對穩(wěn)定多諧振蕩電路振蕩頻率的最有效方法是提高電源的穩(wěn)定性。（

）

答案:錯8421BCD碼是用四位二進制數(shù)的0000~1001，分別表示十進制數(shù)的0~9，是最常使用的一種BCD代碼。（

）

答案:對施密特觸發(fā)電路有兩個能自行保持的穩(wěn)定狀態(tài)。

（

）

答案:錯PLA的基本電路結構是一個可編程的與邏輯陣列和一個可編程的或邏輯陣列。（

）

答案:對單穩(wěn)態(tài)觸發(fā)器輸出脈沖的寬度取決于什么？

(

)

答案:電路本身的電阻、電容參數(shù)；某存儲器有20根地址線，有8根平行數(shù)據(jù)線，則該存儲器的最大存儲容量為________

(

)

答案:1M×8下列觸發(fā)器中，抗干擾性能最好的觸發(fā)器（

）

答案:邊沿D觸發(fā)器以下各種A/D轉換器電路類型中，轉換時間與輸入電壓大小無關的是哪種？

(

)

答案:逐次漸近型；有8個觸發(fā)器組成的二進制計數(shù)器，最多有（

）種計數(shù)狀態(tài)（

）

答案:256為了提高對稱式多諧振蕩器振蕩頻率的穩(wěn)定性，最有效的方法是？

(

)

答案:接入石英晶體；若一個ROM有10位地址線，8位數(shù)據(jù)線，則它的存儲容量有多大？（

）

答案:4096逐次漸進性A/D轉換器的轉換時間與輸出數(shù)字量的位數(shù)n的關系式：t=(n+2)Tclock，其中Tclock為轉換時鐘脈沖的周期。（

）

答案:對3線-8線譯碼器74HC138，其每一個輸出都是三變量邏輯函數(shù)的一個最小項的非，所以它也被稱為最小項譯碼器。（

）

答案:對異或和同或是互為非的邏輯關系。（

）

答案:對時序邏輯電路的結構當中一定含有存儲電路。（

）

答案:對主從結構的脈沖觸發(fā)器的狀態(tài)轉換圖描述的是其中“主觸發(fā)器”的狀態(tài)。（

）

答案:錯PN結的最顯著特性是單向導電性。

（

）

答案:對二值邏輯中，每個變量的0和1用來表示兩種不同的邏輯狀態(tài)。

（

）

答案:對TTL電路的三態(tài)門和CMOS電路的三態(tài)門，在邏輯功能上是一樣的。（

）

答案:對主從結構脈沖RS觸發(fā)器可以用于構成移位寄存器。（

）

答案:對采用石英晶體多諧振蕩器，可以提高多諧振蕩器的穩(wěn)定性（

）

答案:對既可進行數(shù)字信號傳輸又可進行模擬信號傳輸?shù)钠骷?/p>

(

)

答案:CMOS傳輸門與非門的多余輸入端應如何處理？

(

)

答案:接高電平同步計數(shù)器和異步計數(shù)器比較，異步計數(shù)器的最顯著優(yōu)點是（

）

答案:C.電路簡單在一個觸發(fā)脈沖內，可以確定所存儲的數(shù)據(jù)Q只變化一次的是（

）

答案:主從RS觸發(fā)器欲使JK觸發(fā)器按Q*

=Q′工作，可使JK觸發(fā)器的輸入端

（

）。

答案:J=

K=1下列哪個函數(shù)是最小項之和的形式？（

）

答案:

答案:

答案:7要將正弦信號轉換成與之頻率相同的矩形脈沖信號，應采用？

(

)

答案:施密特觸發(fā)電路邏輯函數(shù)的常用表示方法有

答案:真值表###邏輯表達式###卡諾圖###邏輯電路圖三態(tài)門輸出的三個狀態(tài)分別是1，0，高阻抗。其中高阻抗狀態(tài)相當于0。（

）

答案:錯一個同步時序電路若有輸入變量，則它是Mealy型電路。（

）

答案:錯在有約束的邏輯函數(shù)中，約束項的取值可能是1，也可能是0。（

）

答案:錯對在系統(tǒng)可編程邏輯器件進行編程時，需要使用專門的編程器。（

）

答案:錯對邊沿JK觸發(fā)器，在CP為高電平期間，當J=K=1時，狀態(tài)會翻轉一次。（

）

答案:對只有與-或形式的邏輯函數(shù)式才能化成最小項之和的形式。（

）

答案:錯常用的組合邏輯電路模塊（編碼器、譯碼器、數(shù)據(jù)選擇器、加法器、數(shù)值比較器），都可以用來實現(xiàn)組合邏輯函數(shù)。（

）

答案:錯存儲衡量存儲器性能的指標不包括存儲速度（

）

答案:錯雙極性輸出的D/A轉換器，其輸出的模擬電壓值，有正有負。（

）

答案:對邏輯代數(shù)的基本公式和常用公式，在使用時是否需要先證明？

（

）

答案:錯FPGA主要用來實現(xiàn)組合邏輯電路，它不能實現(xiàn)時序邏輯電路。（

）

答案:錯觸發(fā)器的基本要素是能夠寫0/1，且在下次寫入前保持0/1。（

）

答案:對在各種電路結構的A/D轉換器中，逐次漸進性A/D轉換器的轉換速度最快。（

）

答案:錯要用T觸發(fā)器構成10進制計數(shù)器，最少需要用4個觸發(fā)器。（

）

答案:對PLD在生產時按通用器件生產，使用時用戶可對其編程來實現(xiàn)所需的邏輯功能。

（

）

答案:對可以將輸出端直接并聯(lián)實現(xiàn)“線與”邏輯的門電路是哪個？

(

)

答案:漏極開路的門電路；用觸發(fā)器和門電路構成一個50進制計數(shù)器至少需要_________個觸發(fā)器。

(

)

答案:6個要用T觸發(fā)器構成10進制計數(shù)器，最少需要用（

）個觸發(fā)器。（

）

答案:4為了把串行輸入的數(shù)據(jù)轉換為并行輸出的數(shù)據(jù)，可以使用以下哪種電路？（

）

答案:移位寄存器分析下圖電路的邏輯功能，選擇該電路的狀態(tài)轉換圖為。（

）

答案:圖c以下各種A/D轉換器電路類型中，轉換速度最快的是哪種？

(

)

答案:并聯(lián)比較型；以下哪種電路可以把串行輸入的數(shù)據(jù)轉換為并行輸出的數(shù)據(jù)？

(

)

答案:移位寄存器石英晶體振蕩器的輸出頻率取決于？

(

)

答案:石英晶體的固有頻率要實現(xiàn)一個四變量的邏輯函數(shù)，可選用以下那個器件？

(

)

答案:八選一數(shù)據(jù)選擇器下圖中的門電路是74系列TTL電路。試問門電路的輸出是什么狀態(tài)？

(

)

答案:低電平；關于FPGA，你認為：

(

)

答案:組合、時序邏輯電路，均能實現(xiàn)數(shù)字信號是指________。

(

)

答案:時間上和數(shù)值上都離散的信號邏輯函數(shù)的所有最小項之和等于？

(

)

答案:1用（

）

電路構成模為16的計數(shù)器的譯碼邏輯最簡單.（

）

答案:環(huán)形計數(shù)器關于HDL語言，你認為：

(

)

答案:最終實現(xiàn)的是硬件電路以下哪種電路在任何時刻，只有一個輸出端有效。

(

)

答案:二進制譯碼器可以將輸出端直接并聯(lián)實現(xiàn)“線與”邏輯的門電路是哪個？（

）

答案:集電極開路輸出的TTL門電路用6個觸發(fā)器，最多可構成多少進制的計數(shù)器？

(

)

答案:64進制

答案:多諧振蕩器相對于CMOS電路來說，TTL電路的優(yōu)點是：

(

)

答案:速度快VerilogHDL中的行為描述方式是通過行為語句來描述電路要實現(xiàn)的功能，表示輸入與輸出間轉換的行為，不涉及具體結構。

答案:對硬件描述語言的本質是

答案:進行硬件連接，執(zhí)行硬件操作VerilogHDL只能描述組合邏輯電路，不能描述時序邏輯電路。

答案:錯寄存器類型reg型數(shù)據(jù)常用來表示時序控制always塊內的指定信號，代表觸發(fā)器。

答案:對PLD的基本特征是它的邏輯功能可以由用戶通過對器件編程來設定。

答案:對可編程邏輯器件的基本特征在于：

答案:其邏輯功能可以由用戶編程設定過程說明語句always：always塊包含一個或一個以上的語句，在運行的全過程中，在時鐘控制下被反復執(zhí)行。always塊中被賦值的只能是寄存器reg型變量。

答案:對VerilogHDL中的結構描述方式是將硬件電路描述成一個分級子模塊相互聯(lián)的結構，通過對組成電路的各個子模塊間相互連接關系的描述來說明電路的組成。

答案:對連續(xù)賦值語句assign用于對wire型變量賦值，是描述組合邏輯最常用的方法之一。

答案:對線網(wǎng)型變量wire主要起信號間連接作用，用以構成信號的傳遞或者形成組合邏輯，可以直接理解為連線。

答案:對A/D轉換器的轉換精度由輸出二進制或十進制的位數(shù)決定。

答案:對在各種電路結構類型的A/D轉換器中，逐次逼近型A/D轉換器的轉換速度最快。

答案:錯權電阻網(wǎng)絡DAC和倒T型電阻網(wǎng)絡DAC的輸出電壓與輸入數(shù)字量的關系是：

答案:對影響D/A轉換器轉換精度的因素有哪些。

答案:電阻網(wǎng)絡中電阻值的偏差###模擬開關的導通內阻和導通壓降###參考電壓的波動###求和運放的零點漂移在各種電路結構類型的A/D轉換器中，雙積分A/D轉換器的穩(wěn)定性和抗干擾能力最好。

答案:對A/D轉換器的電路結構類型主要有：

答案:并聯(lián)比較型###逐次逼近型###V-F變換性###雙積分型轉換時間與輸入電壓大小無關的ADC是

答案:逐次逼近型ADC轉換速度最快的ADC是：

答案:并聯(lián)比較型ADCA/D轉換器的轉換速度主要取決于轉換電路的類型。

答案:對常用的D/A轉換器的電路結構類型有:

答案:倒T型電網(wǎng)絡DAC###權電阻網(wǎng)絡DACblob:/427792e6-6bfd-4ad7-ad91-9585b2f5c8f0

答案:對分析下圖所示電路。（1）該電路是用555構成的____電路。a.單穩(wěn)態(tài)觸發(fā)器

b.多諧振蕩器

c.施密特觸發(fā)器

答案:多諧振蕩器在下圖電路中，已知CMOS集成施密特觸發(fā)器的電源電壓VDD=10V，R=10K，C=0.01μF電路的振蕩頻率是_____

答案:6.54kHz在下圖電路中，已知CMOS集成施密特觸發(fā)器的電源電壓VDD=10V，R=10K，C=0.01μF（1）為了得到占空比q=50％的輸出脈沖，R1與R2的比值為（

）

答案:1:1若反相輸出的施密特觸發(fā)器輸入信號uI如下圖所示，請分析輸入VI在ab段時輸出VO為高電平

答案:對脈沖整形電路有

答案:單穩(wěn)態(tài)觸發(fā)器###施密特觸發(fā)器已知時鐘脈沖頻率為f，欲得到頻率為0.2f的脈沖信號，應采用

答案:五進制計數(shù)器多諧振蕩器可產生的波形是

答案:矩形脈沖blob:/a970fb6d-35f5-4c9d-8434-bc8e42de5a48

答案:錯blob:/b5463e59-cbcf-4257-a18b-000e73884904

答案:錯

答案:錯

答案:01三位二進制減法計數(shù)器的初始狀態(tài)為101,4個脈沖之后它的狀態(tài)為001

答案:對

答案:3

答案:10N個觸發(fā)器能構成最大（

）進制的計數(shù)器

答案:2一個4位二進制加法計數(shù)器的起始值為1001，經過100個時鐘脈沖后的值為（）

答案:1101用移位寄存器產生1101010脈沖序列，至少需要（

）位的移位寄存器.

答案:6

答案:11

答案:00脈沖觸發(fā)SR觸發(fā)器電路中，輸入輸出電壓波形如圖所示。設觸發(fā)器的初始狀態(tài)為Q=0。請指出a~e中錯誤的部分。

答案:c在一個觸發(fā)脈沖內，可以確定所存儲的數(shù)據(jù)Q只變化一次的是

答案:主從RS觸發(fā)器由或非門組成的SR鎖存器及其輸入輸出電壓波形如下圖所示，請指出a~e中錯誤的部分。（）

答案:a段###d段###b段主從結構的脈沖觸發(fā)器的狀態(tài)轉換圖描述的是其中“主觸發(fā)器”的狀態(tài)。

答案:錯blob:/c7bf4d85-71cc-40d6-9c2c-a919d4cd39f7

答案:16k×8主從結構SR觸發(fā)器及其輸入輸出電壓波形如圖所示。設觸發(fā)器的初始狀態(tài)為Q=0。請指出1~5中錯誤的部分。

答案:4對邊沿JK觸發(fā)器，在CP為高電平期間，當J=K=1時，狀態(tài)會翻轉一次。

答案:對脈沖觸發(fā)JK觸發(fā)器電路中，輸入輸出電壓波形如圖所示。設觸發(fā)器的初始狀態(tài)為Q=0。請指出a~e中錯誤的部分。

答案:d電路及其輸入輸出電壓波形如下圖所示，設觸發(fā)器的初始狀態(tài)為Q=0。請指出a~e中錯誤的部分。（

）

答案:d段###b段###a段blob:/8d98b3cb-255e-41df-a971-5225e1c7f9b5

答案:字二-十進制譯碼器74HC42具有拒絕偽碼的功能。

答案:對組合邏輯電路中消除競爭-冒險的方法有

答案:引入選通脈沖###修改邏輯設計###接入濾波電容數(shù)據(jù)選擇器的作用是：

答案:從輸入端的數(shù)據(jù)選一個送到輸出可采用哪些器件實現(xiàn)邏輯函數(shù)？

答案:門電路###PLD###常用的MSI組合邏輯模塊用四選一數(shù)據(jù)選擇器，只能實現(xiàn)2變量的邏輯函數(shù)。

答案:錯優(yōu)先編碼器允許同時輸入兩個以上的編碼信號，但它只對優(yōu)先權最高的一個進行編碼。

答案:對用八選一數(shù)據(jù)選擇器可以實現(xiàn)4變量的邏輯函數(shù)。

答案:對二進制譯碼器輸出的特點是，有一個輸出與其他輸出不一樣

答案:對可用于設計組合邏輯電路的常用組合邏輯模塊有:

答案:數(shù)據(jù)選擇器###譯碼器組合邏輯電路的分析是根據(jù)給定的邏輯電路圖，寫出輸出的表達式，列出真值表，得到電路的邏輯功能。

答案:對在一個數(shù)字系統(tǒng)中，TTL電路和CMOS電路可以直接互相連接。

答案:錯判斷N溝道增強型MOS管的導通條件是

答案:VGS>VGS(th)NTTL門電路的輸入端懸空時，相當于:

答案:1TTL與非門的多余輸入端應如何處理？

答案:懸空###接電源VCC三態(tài)輸出門電路的三個輸出狀態(tài)分別是1、0、高阻抗。

答案:對和TTL電路相比，CMOS電路的最大優(yōu)點是：

答案:功耗低CMOS門電路的常見類型有：

答案:互補輸出結構的CMOS門###CMOD電路的OD門###CMOS傳輸門###CMOS電路的三態(tài)輸出門用高電平表示邏輯1狀態(tài)、用低電平表示邏輯0狀態(tài)，稱為正邏輯。

答案:對可以將兩個互補輸出結構的普通CMOS門電路輸出端并聯(lián)，接成線與結構。

答案:錯說明下列各種門電路中，哪些可以將輸出端并聯(lián)使用（輸入端的狀