一位全加器的設(shè)計

一位全加器的設(shè)計1引言………11.1發(fā)展歷史與現(xiàn)狀…………..11.2研究目的與意義…………..21.3全加器的發(fā)展前景………..22設(shè)計內(nèi)容…………………32.1真值表………………...32.210管全加器的電路圖…………………42.3導出網(wǎng)表……………….53電路仿真及分析………..63.110管全加器仿真波形…………………..63.210管全加器的功耗和延遲……………..64參考文獻…………………71引言由于運算電路的最基本單元是全加器電路，為了能使高速運算電路功耗更加低，傳輸速度更快，只能繼續(xù)研究設(shè)計功耗更加低，性能更加優(yōu)越的全加器。所以提高高速數(shù)字集成運算電路性能最關(guān)鍵是要全面的優(yōu)化全加器的性能。在一些全加器設(shè)計中，同或門和異或門構(gòu)成了全加器的基本構(gòu)建塊，優(yōu)化基礎(chǔ)構(gòu)建塊的性能可以顯著提高整個全加器的性能。實踐證明，減少晶體管的數(shù)量可以有效提高全加器的速度，降低功耗，降低傳輸延遲。本文提出了一種新型3管同或門和異或門制作的10管全加器的新穎設(shè)計。較少的晶體管數(shù)量保證了較小的功耗，而且芯片面積也可以大大降低，同時保證了較小的傳輸延遲。對其功耗和延遲可以利用Hspice軟件進行仿真。1.1發(fā)展歷史與現(xiàn)狀由于芯片設(shè)計以及時代發(fā)展的需要，全加器電路經(jīng)歷了多種不同結(jié)構(gòu)的發(fā)展演變。由28個晶體管組成的是比較傳統(tǒng)早期的全加器，雖然在信號輸出方面比較穩(wěn)定，但是由于存在過多的晶體管所以其功耗和延遲還有芯片面積都比較大，因此很快在研究過程中被淘汰。再后來陸陸續(xù)續(xù)出現(xiàn)了20管的、16管的、14管的等等。并且功耗和延遲也都逐漸控制得較為出色。由此我們可以看出全加器的發(fā)展趨勢是晶體管數(shù)目在不斷減少，芯片的面積也越來越小，并且現(xiàn)在研究的重點是如何降低功耗延遲積。隨著學者的研究，在不久的將來全加器的類型及性能肯定還會有質(zhì)的飛躍。1.2研究目的與意義隨著集成電路的應用越來越普遍，人們對電子設(shè)備的需求越來越廣泛，這就對如何設(shè)計、生產(chǎn)高速、低電壓和低功耗的集成電路或微處理器提出了更高的要求。為了讓數(shù)字電路整體的功耗降低，只能對其中的全加器進行性能上的。不同的系統(tǒng)對性能有著不同的要求，有的要求低電壓，有的要求低功耗，或者延時短和芯片面積小等等。通過理論研究，了解全加器功耗高和延遲大的原因，然后減少晶體管數(shù)量，設(shè)計出性能較優(yōu)異的10管全加器，利用軟件得出全加器性能參數(shù)。1.3全加器的發(fā)展前景從一開始傳統(tǒng)的28管全加器到現(xiàn)在要設(shè)計的10管全加器，甚至以后會有更少晶體管數(shù)目的全加器，全加器在性能上有了全面的優(yōu)化?？v觀全加器的發(fā)展歷程，隨著集成電路工藝的發(fā)展，可以清晰地看到芯片面積越來越小，全加器晶體管數(shù)目越來越少，為的就是使功耗延遲積降低。未來的全加器設(shè)計肯定會繼續(xù)考慮工藝方面的改進，并隨著科技的進步，會有傳輸速度更快，功耗更小的全加器出現(xiàn)。2設(shè)計內(nèi)容2.1全加器真值表:ABCSUMCOUT0000000110010100110110010101011100111111如圖表所示，由全加器的真值表可以得出邏輯轉(zhuǎn)換式其中A、B是輸入，C是進位輸入，SUM是和輸出，COUT是進位輸出。表示異或，表示同或。由邏輯表達式可以看出，SUM可以經(jīng)過一個同或門和一個異或門得到，所以可以設(shè)計同或門和異或門來實現(xiàn)全加器的邏輯傳輸。2.210管全加器的電路圖經(jīng)過多次調(diào)試，圖中所標MOS管參數(shù)比例為此全加器晶體管較優(yōu)的數(shù)值。觀察上圖，在設(shè)計中首先利用了一個CMOS結(jié)構(gòu)和一個傳輸門結(jié)構(gòu)設(shè)計了同或門和異或門。分析由M0、M1、M2構(gòu)成的部分，當B輸入為1時，CMOS反相器電路運作，此時Y=A;當B輸入為0時，CMOS反相器電路失效，此時輸出Y=A。于是即可得到輸出Y=AB。分析由M3、M4、M5構(gòu)成的部分，相同原理，當B=1時，Y=A；當B=0時，Y=A。當輸入A和輸入B經(jīng)過晶體管M0、M1、M2組成的異或門后，得到一級輸出AB,第一級輸出AB和輸入C經(jīng)過晶體管M6，得到了（AB）C,同時M3、M4、M5組成的同或門的輸出和輸入C經(jīng)過晶體管M7，得到了（AB）C，于是就得到了。同理，同或門的輸出和輸入C經(jīng)過晶體管M8得到了（AB）C，同或門的輸出和輸入B經(jīng)過晶體管M9得到了（AB）B,于是就得到了。2.310管全加器電路的網(wǎng)表：*InverterCircuit.optionslistnodepost.lib'E:\soft\hspice\180nmCMOS.lib'180cmos_models.GLOBALgnd!vdd!Vddvdd!01.8Vssgnd!00.SUBCKTinvABCSUMCOUT*.PININFOA:IB:IC:ISUM:OCOUT:OM0YAgnd!gnd!NlW=180nL=180nM1YABBPlW=360nL=180nM2YBAAPlW=900nL=180nM3NYAvdd!vdd!PlW=900nL=180nM4NYABBNlW=360nL=180nM5ABNYgnd!NlW=900nL=180nM6YCSUMSUMPlW=1080nL=180nM7NYCSUMSUMNlW=540nL=180nM8CM9BNYCOUTCOUTNlW=540nL=180n.ENDSX1ABCSUMCOUTINVv1A00pulse01.82.01n0n0n5n10nv2B00pulse01.82.01n0n0n10n20nv3C00pulse01.82.01n0n0n20n40nc1SUM00.02pFic=0c2COUT00.02pFic=0.measuretranpX1avgp(X1)from=0nsto=40ns.measuretranCOUT_RISE_DELAYTRIGv(A)VAL=0.8vTD=0RISE=1TARGv(SUM)VAL=0.8vTD=0RISE=1.measuretranSUM_FALL_DELAYTRIGv(A)VAL=0.8vTD=0RISE=1TARGv(SUM)VAL=0.8vTD=0FALL=1.optionpost.plotp(X1).tran200p50n.printtranv(A)v(B)v(C)v(SUM)v(COUT).end3電路仿真及分析3.110管全加器仿真波形3.210管全加器的功耗和延遲$DATA1SOURCE='HSPICE'VERSION='W-2005.03'.TITLE'*invertercircuit'px1cout_rise_delaysum_fall_delaytemperalter#1.693e-041.390e-105.331e-0925.00001.0000在1.8V的工作電壓下，該全加器