組合邏輯電路的分析和設(shè)計：組合邏輯電路中的競爭與冒險

3.9組合邏輯電路中的競爭與冒險

前面討論組合邏輯電路的工作時，都是在輸入輸出處于穩(wěn)定的狀態(tài)下進行的。

實際上，由于電路的延遲，使邏輯電路在信號變化的瞬間可能出現(xiàn)錯誤的邏輯輸出，從而引起邏輯混亂。

由于競爭而使電路輸出產(chǎn)生尖峰脈沖的現(xiàn)象叫做冒險現(xiàn)象，簡稱險象。

在組合電路中，某一輸入變量經(jīng)不同途徑傳輸后，到達電路中某一會合點的時間有先有后，這種現(xiàn)象稱為競爭。3.9.1競爭冒險現(xiàn)象及原因(1)競爭與冒險現(xiàn)象說明對于圖示電路b.如果考慮門的延遲，但忽略信號的前后沿。其輸出函數(shù)為a.在理想情況，即不考慮門的信號延遲和信號的上下沿。

當B=C=1時，應(yīng)有F=A+A=1，，即不管A如何變化，輸出F恒為高。F=AB+AC假定各門的延遲時間均為tpd輸入輸出信號波形

在輸出端產(chǎn)生了一種寬度很窄的脈沖，人們形象地稱其為毛刺。

這種輸出是由競爭所造成的錯誤輸出。門的延遲時間tpd越大，則輸出出現(xiàn)的脈沖越寬。

輸出出現(xiàn)的這種脈沖不是邏輯表達式所預(yù)期的，但在實際電路中是可能存在的。

競爭是經(jīng)常發(fā)生的，但不一定都會產(chǎn)生毛刺。所以競爭不一定造成危害。但一旦出現(xiàn)了毛刺，若下級負載(特別是時序電路)對毛刺敏感，則毛刺將使負載電路發(fā)生誤動作。(2)冒險現(xiàn)象的類型a)1險象

在輸入信號變化前后，穩(wěn)態(tài)的輸出均為1，且在1的輸出上出現(xiàn)一個負向窄脈沖(即輸出為1

0

1)。這種險象稱為靜態(tài)1險象。1險象(輸出負脈沖)(B=C=1時）b)0險象

在輸入信號變化前后，穩(wěn)態(tài)的輸出均為0，且在0的輸出上出現(xiàn)一個正向窄脈沖(即輸出為0

1

0)。這種險象稱為靜態(tài)0險象。0險象(輸出正脈沖)(B=C=0時）3.9.2

險象的識別和消除方法1.險象的識別(1)代數(shù)法

首先，找出具有競爭能力的變量；靜態(tài)1險象(如X從1

0)靜態(tài)0險象(如X從0

1)

然后逐次改變其它變量，若得到的表達式，為下列形式之一，則有險象存在。[解]由函數(shù)可看出變量A和C具有競爭能力，且有[例1]判斷是否存在冒險現(xiàn)象。由上可看出，當B=C=1時將產(chǎn)生1險象。[例2]判斷的冒險情況。A變量C變量由上可看出，當B=C=0和A=B=0時將產(chǎn)生0險象。[解]變量A、C具有競爭能力，冒險判別如下：（2）卡諾圖法

如果兩卡諾圈相切，而相切處又未被其它卡諾圈包圍，則可能發(fā)生冒險現(xiàn)象。判斷的方法：

圖上兩卡諾圈相切，當輸入變量ABC由111變?yōu)?10時，F(xiàn)從一個卡諾圈進入另一個卡諾圈，若把圈外函數(shù)值視為0，則函數(shù)值可能按1-0-1變化，從而出現(xiàn)毛刺。如圖所示2.險象的消除(1)修改邏輯設(shè)計(增加冗余項)增加多余項BC即是在卡諾圖上兩卡諾圈相切處增加了一個BC圈。式F=AC+AB，在B=C=1時，F(xiàn)=A+A將產(chǎn)生“1”險象。若增加多余項BC，使則當B=C=1時，F(xiàn)恒為1，所以消除了冒險。(2)引入選通脈沖

由于險象僅發(fā)生在輸入信號變化的瞬間，因此在這段時間內(nèi)先將門封住，待電路進入穩(wěn)態(tài)后，再加選通脈沖選取輸出結(jié)果。即可消除現(xiàn)象。利用選通法消除冒險(3)輸出端接濾波電容

由于險象產(chǎn)生的尖峰脈沖一般都很窄，所以在輸出端加一濾波電容CF，可有效地削弱尖峰脈沖幅度。CF取值越大，濾波效果越好，但卻會使正常輸出信號前后沿變壞。故參數(shù)要選擇合適，一般由實驗確定。(a)未加濾波電容的輸出(b)加濾波電容后的輸出加電容消除險象

加選