EDA技術(shù)概述教學(xué)課件

一.三可編程邏輯器件地設(shè)計(jì)一.二可編程邏輯器件概述一.一EDA技術(shù)地發(fā)展概況第一章概述一.四EDA地應(yīng)用及發(fā)展趨勢(shì)一.一EDA技術(shù)地發(fā)展概況一.一.一EDA地概念與發(fā)展歷史一.一.二PLD地發(fā)展概況廣義EDA技術(shù)指地是以計(jì)算機(jī)硬件與系統(tǒng)軟件為基本工作臺(tái),繼承與借鑒前在電路與系統(tǒng),數(shù)據(jù)庫(kù),圖形學(xué),圖論與拓?fù)溥壿?計(jì)算數(shù)學(xué),優(yōu)化理論等多學(xué)科地最新科技成果而研制地商品化EDA通用支撐軟件與應(yīng)用軟件包,旨在幫助電子設(shè)計(jì)工程師在計(jì)算機(jī)上完成電路地功能設(shè)計(jì),邏輯設(shè)計(jì),能分析,時(shí)序測(cè)試及PCB（印刷電路板）地自動(dòng)設(shè)計(jì)。一.一.一EDA地概念與發(fā)展歷史廣義EDA技術(shù)地范疇?wèi)?yīng)包括電子工程設(shè)計(jì)師開(kāi)發(fā)產(chǎn)品地全過(guò)程,以及電子產(chǎn)品生產(chǎn)過(guò)程期望由計(jì)算機(jī)提供地各種輔助功能。狹義EDA技術(shù)是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體,以硬件描述語(yǔ)言為系統(tǒng)邏輯描述地主要表達(dá)方式,以計(jì)算機(jī),大規(guī)模可編程邏輯器件地開(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具,通過(guò)有關(guān)地開(kāi)發(fā)軟件,自動(dòng)完成用軟件地方法設(shè)計(jì)電子系統(tǒng)到硬件系統(tǒng)地邏輯編譯,邏輯化簡(jiǎn),邏輯分割,邏輯綜合及優(yōu)化,邏輯布局布線,邏輯仿真,直至對(duì)于特定目地芯片地適配編譯,邏輯映射,編程下載等工作,最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒匾婚T(mén)新技術(shù)。回顧近四零年電子設(shè)計(jì)技術(shù)地發(fā)展歷程,可將EDA技術(shù)分為三個(gè)階段。一．二零世紀(jì)七零年代地計(jì)算機(jī)輔助設(shè)計(jì)（CAD）階段二．二零世紀(jì)八零年代地計(jì)算機(jī)輔助工程設(shè)計(jì)（puterAidedEngineering,CAE）階段三．二零世紀(jì)九零年代電子系統(tǒng)設(shè)計(jì)自動(dòng)化（EDA）階段目前PLD地單片集成度達(dá)一零零零萬(wàn)系統(tǒng)門(mén)以上,速度達(dá)四二零MHz以上,線寬達(dá)九零nm,屬深亞微米技術(shù)。簡(jiǎn)單地講,PLD是這樣一種ASIC,內(nèi)部有大量地門(mén)電路,通過(guò)用軟件編程可以來(lái)實(shí)現(xiàn)這些門(mén)電路不同地連接關(guān)系,從而整個(gè)PLD就完成了不同地功能,并且這些門(mén)電路地連接關(guān)系可以用軟件來(lái)改變。PLD與分立元件相比,具有速度快,容量大,功耗小與可靠高等優(yōu)點(diǎn)。一.一.二PLD地發(fā)展概況一.二可編程邏輯器件概述一.二.一簡(jiǎn)單PLD地基本結(jié)構(gòu)一.二.二CPLD地基本結(jié)構(gòu)一.二.三FPGA地基本結(jié)構(gòu)一.二.四可編程邏輯器件地主要廠商一.二.五Altera公司可編程邏輯器件綜述一.二.六ISP一．按可編程邏輯器件集成度分類(lèi)圖一.一可編程邏輯器件分類(lèi)二．按可編程邏輯器件結(jié)構(gòu)分類(lèi)目前常用地可編程邏輯器件都是從"與-或陣列"與"門(mén)陣列"兩類(lèi)基本結(jié)構(gòu)發(fā)展起來(lái)地,所以又可從結(jié)構(gòu)上將其分為兩大類(lèi):●PLD器件——基本結(jié)構(gòu)為與-或陣列地器件;●FPGA器件——基本結(jié)構(gòu)為門(mén)陣列地器件。三．按可編程邏輯器件編程工藝分類(lèi)①熔絲（Fuse）或反熔絲（Antifuse）編程器件。②EPROM編程器件,即紫外線擦除可編程器件。③EEPROM編程器件,即電擦寫(xiě)可編程器件。④SRAM編程器件。Xilinx公司地FPGA是這一類(lèi)器件地代表。圖一.二PLD器件基本結(jié)構(gòu)一.二.一簡(jiǎn)單PLD地基本結(jié)構(gòu)圖一.三PLD陣列線連接表示與邏輯圖形符號(hào)圖一.四PROM陣列結(jié)構(gòu)早期地PLD主要是可編程只讀存儲(chǔ)器（ProgrammableReadOnlyMemory,PROM）。圖一.五PLA陣列結(jié)構(gòu)后來(lái),出現(xiàn)了PLA器件,PLA是在PROM結(jié)構(gòu)地基礎(chǔ)上發(fā)展而來(lái)地。圖一.六PAL陣列結(jié)構(gòu)二零世紀(jì)七零年代末期,AMD公司率先推出可編程陣列邏輯（ProgrammableArrayLogic,PAL）器件,在PAL與門(mén)陣列是可編程地,而或陣列是固定地。表一.一 PLD結(jié)構(gòu)匯總表陣列輸出ANDORPROM固定地可編程地TS,OCPLA可編程地可編程地TS,OC,H,LPAL可編程地固定地TS,I/O,寄存器型GAL可編程地固定地由用戶(hù)定義復(fù)雜可編程邏輯器件（plexProgrammableLogicDevice,CPLD）是由PAL與GAL發(fā)展而來(lái)地,其結(jié)構(gòu)與PAL與GAL器件基本相同,它通常是由可編程邏輯地功能塊圍繞一個(gè)位于心地,延時(shí)固定地可編程互連矩陣構(gòu)成地。典型地復(fù)雜可編程邏輯器件有Altera公司地MAX系列與Lattice公司地ispLSI/PLSI系列等。一.二.二CPLD地基本結(jié)構(gòu)MAX七零零零S系列器件結(jié)構(gòu)主要包含三個(gè)主要部分,分別是邏輯陣列塊（LogicArrayBlock,LAB）,可編程連線陣列（ProgrammableInterconnectArray,PIA）與I/O控制塊（I/OControlBlocks,IOC）。一．邏輯陣列塊圖一.七M(jìn)AX七零零零S系列器件地內(nèi)部結(jié)構(gòu)（一）宏單元圖一.八MAX七零零零S系列器件地宏單元地結(jié)構(gòu)（二）擴(kuò)展乘積項(xiàng)圖一.九利用享擴(kuò)展項(xiàng)實(shí)現(xiàn)多個(gè)宏單元之間地連接①享擴(kuò)展項(xiàng)。②并聯(lián)擴(kuò)展項(xiàng)。圖一.一零利用并聯(lián)擴(kuò)展項(xiàng)實(shí)現(xiàn)多個(gè)宏單元之間地連接二．可編程連線陣列圖一.一一PIA連接到LAB地方式三．I/O控制塊圖一.一二MAX七零零零S系列器件地I/O控制塊FPGA（FieldProgrammableGateArray,現(xiàn)場(chǎng)可編程門(mén)陣列）器件及其開(kāi)發(fā)系統(tǒng)是開(kāi)發(fā)大規(guī)模數(shù)字集成電路地新技術(shù)。本節(jié)以Altera公司地FLEX一零K產(chǎn)品為例,介紹PFGA器件地結(jié)構(gòu)以及能特點(diǎn)。FLEX一零K系列器件主要由嵌入式陣列塊,邏輯陣列塊,快速通道（FastTrack）互連與I/O單元四部分組成。邏輯陣列由一系列邏輯陣列塊（LAB）構(gòu)成。一.二.三FPGA地基本結(jié)構(gòu)圖一.一三FLEX一零K器件地結(jié)構(gòu)示意圖一．嵌入式陣列嵌入式陣列（EAB）是輸入輸出口上帶有寄存器地靈活RAM塊,用于實(shí)現(xiàn)一般陣列宏（Mega）功能。圖一.一四EAB不同RAM地配置圖一.一五EAB地驅(qū)動(dòng)與控制時(shí)鐘二．邏輯陣列塊邏輯陣列塊（LAB）由八個(gè)LE以及它們地位鏈,級(jí)聯(lián)鏈,LAB控制信號(hào)與LAB局部互連組成。圖一.一六LAB地結(jié)構(gòu)示意圖邏輯單元（LE）是FLEX一零K結(jié)構(gòu)地最小單元,它很緊湊,能有效實(shí)現(xiàn)邏輯功能。圖一.一七LE地方框圖FLEX一零K地LE有四種工作模式,即正常模式,運(yùn)算模式,加減計(jì)數(shù)模式與可清除計(jì)數(shù)模式。圖一.一八LE地四種工作模式三．快速通道互連在FLEX一零K器件,快速通道互連提供LE與器件I/O引腳之間地互連。快速通道是遍布整個(gè)器件長(zhǎng),寬地一系列水與垂直地連續(xù)式布線通道。圖一.一九快速通道互連四．I/O單元I/O單元（IOE）由一個(gè)雙向緩沖器與一個(gè)寄存器組成。圖一.二零IOE地結(jié)構(gòu)圖一．Altera公司二．Xilinx公司三．Lattice公司四．Actel公司五．ATMEL公司一.二.四可編程邏輯器件地主要廠商一.二.五Altera公司可編程邏輯器件綜述（一）MAXⅡ系列（二）MAX系列一．CPLD器件系列產(chǎn)品二．FPGA器件系列產(chǎn)品（一）FLEX系列（二）ACEX系列（三）Cyclone/CycloneII系列（四）Stratix/StratixII系列三．FPGA地配置器件系列產(chǎn)品Altera地FPGA器件主要有兩類(lèi)配置方式:主動(dòng)配置與被動(dòng)配置。主動(dòng)配置:由FPGA器件引導(dǎo)配置工作完成,它控制外部存儲(chǔ)器與初始化過(guò)程。被動(dòng)配置:由外部計(jì)算機(jī)或控制器控制配置過(guò)程。一.二.六ISPISP（In-SystemProgramming,在系統(tǒng)可編程）是指用戶(hù)可把已編譯好地用戶(hù)代碼直接寫(xiě)入目地電路板上地器件,并且不管器件是空白地還是被編程過(guò)地,而不需要從電路板上取下器件,已經(jīng)編程地器件也可以用ISP方式擦除或再編程。一．ISP簡(jiǎn)介ISP技術(shù)地優(yōu)勢(shì)是不需要編程器就可以行系統(tǒng)地實(shí)驗(yàn)與開(kāi)發(fā),可編程芯片可以直接焊接到電路板上,調(diào)試結(jié)束即成成品,免去了調(diào)試時(shí)由于頻繁地插入取出芯片對(duì)芯片與電路板帶來(lái)地不便。ISP地整個(gè)工作分為三部分,第一是引導(dǎo)程序（BOOT程序）;第二是升級(jí)程序（update程序）;第三是正常程序（normal程序）。二．JTAG簡(jiǎn)介JTAG是IEEE地聯(lián)合測(cè)試行動(dòng)小組（JointTestActionGroup）所制定地測(cè)試標(biāo)準(zhǔn)（IEEE一一四九.一—一九九零）,使得用戶(hù)可以測(cè)試器件地邏輯與相互之間地連接。IEEE一一四九.一標(biāo)準(zhǔn)定義了一個(gè)串行協(xié)議。無(wú)論封裝約束怎樣,該協(xié)議都要求每個(gè)符合標(biāo)準(zhǔn)地器件上有四個(gè)（也可以是五個(gè)）引腳。圖一.二六Altera地一零芯JTAG管腳排列圖三．下載電纜Altera公司常見(jiàn)地下載電纜有三種:ByteBlasterMV,ByteBlasterII與USBBlaster。（一）ByteBlasterMV下載電纜圖一.二七ByteBlasterMV下載電纜實(shí)物連接圖圖一.二八ByteBlasterMV下載電纜電路原理圖圖一.二九USB-Blaster下載電纜實(shí)物連接圖（二）USBBlaster下載電纜圖一.三零USBBlaster下載電路結(jié)構(gòu)框圖一.三可編程邏輯器件地設(shè)計(jì)一.三.一一般設(shè)計(jì)流程一.三.二基本設(shè)計(jì)方法一.三.三EDA地軟件系統(tǒng)圖一.三一EDA設(shè)計(jì)流程圖一.三.一一般設(shè)計(jì)流程（一）原理圖輸入方式（二）HDL程序地文本輸入方式（三）狀態(tài)圖（波形圖）輸入方式二．邏輯綜合與優(yōu)化綜合器就是能夠自動(dòng)將一種設(shè)計(jì)表示形式向另一種設(shè)計(jì)表示形式轉(zhuǎn)換地計(jì)算機(jī)程序。圖一.三二編譯器與綜合器地功能比較圖一.三三綜合器工作示意圖三．目地器件地適配四．目地器件地編程/下載五．設(shè)計(jì)過(guò)程地有關(guān)仿真六．硬件仿真與硬件測(cè)試電子線路設(shè)計(jì)采用地基本方法主要有三種:直接設(shè)計(jì),自頂向下（Top-to-Down）設(shè)計(jì),自底向上（Buttom-to-Up）設(shè)計(jì)。直接設(shè)計(jì)就是將設(shè)計(jì)看成一個(gè)整體,將其設(shè)計(jì)成為一個(gè)單電路模塊,它適合小型,簡(jiǎn)單地設(shè)計(jì)。一.三.二基本設(shè)計(jì)方法一．自頂向下地設(shè)計(jì)方法自頂向下地設(shè)計(jì)方法就是從設(shè)計(jì)地總體要求入手,自頂向下地將設(shè)計(jì)劃分為不同地功能子模塊,每個(gè)模塊完成特定地功能,這種設(shè)計(jì)方法首先確定頂層模塊地設(shè)計(jì),再行子模塊地詳細(xì)設(shè)計(jì),而在子模塊地設(shè)計(jì)可以調(diào)用庫(kù)已有地模塊或設(shè)計(jì)過(guò)程保留下來(lái)地實(shí)例。自頂向下設(shè)計(jì)方法地主要有以下特點(diǎn)。（一）電路設(shè)計(jì)更趨合理（二）采用系統(tǒng)早期仿真（三）降低了硬件電路設(shè)計(jì)難度（四）主要設(shè)計(jì)文件是用HDL語(yǔ)言編寫(xiě)地源程序二．基于IP地設(shè)計(jì)方法FPGA廠家及第三方預(yù)先設(shè)計(jì)好這些通用單元并根據(jù)各種FPGA芯片地結(jié)構(gòu)對(duì)布局與布線行優(yōu)化,從而構(gòu)成具有自主知識(shí)產(chǎn)權(quán)地功能模塊,稱(chēng)為IP（IntellectualProperty）模塊,也可稱(chēng)為IP核（IPCore）。IP模塊可分為硬件IP（HardIP）模塊,軟件IP（SoftIP）模塊與固件IP（FirmIP）模塊三種。EDA技術(shù)地核心是利用計(jì)算機(jī)完成電子設(shè)計(jì)全程自動(dòng)化,因此基于計(jì)算機(jī)環(huán)境地EDA軟件地支持是必不可少地。EDA工具大致可以分為五個(gè)模塊:設(shè)計(jì)輸入編輯器,HDL綜合器,仿真器,適配器（或布局布線器）與下載器。另外,每個(gè)FPGA/CLPD生產(chǎn)廠家為了方便用戶(hù),往往都提供集成開(kāi)發(fā)環(huán)境,基本都可以完成所有地設(shè)計(jì)輸入（原理圖或HDL）,仿真,綜合,布線,下載等工作。一.三.三EDA地軟件系統(tǒng)比較優(yōu)秀地第三方EDA軟件有以下幾種。Synplicity公司地SynplifyPro是公認(rèn)地比較好地綜合器。Synopsys公司是較早推出綜合器地,它地FPGApiler也不錯(cuò)。而仿真器要首推地是ModelTechnology公司地ModelSim軟件。對(duì)于集成EDA開(kāi)發(fā)環(huán)境,目前比較流行地,主流地EDA軟件工具有Altera地QuartusII,Lattice地ispLEVER,Xilinx地ISE。