TSV三維系統(tǒng)級封裝中的RDL工藝及設(shè)計基礎(chǔ)研究的開題報告

TSV三維系統(tǒng)級封裝中的RDL工藝及設(shè)計基礎(chǔ)研究的開題報告一、研究背景隨著無線通信技術(shù)的迅猛發(fā)展，系統(tǒng)級集成芯片的需求日益增加。而在系統(tǒng)級集成芯片設(shè)計中，RDL（RedistributionLayer）工藝是關(guān)鍵性步驟之一。RDL工藝是將原始芯片上的信號進行擴展、重新分配并連接到BGA封裝上的一種技術(shù)。由于RDL工藝存在設(shè)計復(fù)雜度高、制造工序多、加工難度大等困難，在集成芯片的生產(chǎn)中極具挑戰(zhàn)性。因此，對于RDL工藝及其設(shè)計基礎(chǔ)的研究具有重要的實際意義。二、研究目的本項目擬開展TSV三維系統(tǒng)級封裝中RDL工藝及設(shè)計基礎(chǔ)的研究，旨在探索RDL工藝在集成芯片設(shè)計中的應(yīng)用及其設(shè)計基礎(chǔ)，提高RDL工藝的制造難度和工程上的可行性，從而為無線通信等領(lǐng)域的集成芯片設(shè)計提供理論和技術(shù)支撐。三、研究內(nèi)容（1）RDL工藝的制造工序及其制造技術(shù)通過研究RDL工藝的制造工序和制造技術(shù)，了解RDL工藝的制造難度和制造過程中的困難，從而為后續(xù)的研究提供必要的技術(shù)支撐。（2）RDL工藝的設(shè)計基礎(chǔ)探究RDL工藝的設(shè)計基礎(chǔ)，包括傳輸線的走線、電容的布局設(shè)計、基板類型的選擇等。通過系統(tǒng)性的分析和設(shè)計，提高RDL工藝的設(shè)計效率和可行性。（3）TSV三維系統(tǒng)級封裝中RDL工藝的應(yīng)用實踐將RDL工藝應(yīng)用于TSV三維系統(tǒng)級封裝中，通過實踐驗證RDL工藝的可行性。四、研究方法（1）文獻調(diào)研法通過文獻調(diào)研法，收集和分析RDL工藝及其相關(guān)技術(shù)、集成芯片的制造工序和技術(shù)等方面的文獻，掌握最新的研究進展和技術(shù)要求。（2）仿真設(shè)計法通過仿真設(shè)計法，對RDL工藝進行系統(tǒng)的理論分析和設(shè)計，在不同的應(yīng)用場景下，對RDL工藝進行驗證和改進。（3）實際制造法通過實際制造法，對TSV三維系統(tǒng)級封裝中的RDL工藝進行制造和實際應(yīng)用，從而驗證RDL工藝的可行性。五、預(yù)期成果通過對TSV三維系統(tǒng)級封裝中RDL工藝及其設(shè)計基礎(chǔ)的研究，預(yù)期達到以下成果：（1）掌握RDL工藝的制造工序和技術(shù)，了解制造過程中的難點。（2）分析RDL工藝的設(shè)計基礎(chǔ)，提高RDL工藝的設(shè)計效率和可行性。（3）應(yīng)用RDL工藝于TSV三維系統(tǒng)級封裝中進行實踐驗證，提高RDL工藝在集成芯片設(shè)計中的應(yīng)用水平。六、研究進度安排第一年：文獻調(diào)研、RDL制造工序分析、RDL設(shè)計基礎(chǔ)研究。第二年：RDL仿真設(shè)計、驗證及改進、實際制造及應(yīng)用。第三年：總結(jié)歸納研究成果，撰寫論文,完成論文答辯。七、參考文獻[1]HuangC,TuY,ChenJ.AComparisonofCopperandAluminumRedistributionLayerAppliedtoaTSV-Less3DPackage[J].IEEETransactionsonComponents,PackagingandManufacturingTechnology,2020,10(12):2067-2075.[2]LiM,HongY,ZhouX,etal.AReviewoftheRedistributedLayerDesignBasedonSiliconWaferstoOptimizetheThree-DimensionalIntegrationofMEMSDevices[J].Sensors,2021,21(4):1376.[3]WangC,HsuC,LinC,etal.Micro-Channel-BasedThrough-Silicon-Via(TSV)DesignwithMultilayeredRedistributedLayer(RDL)forThree-DimensionalIntegratedCircuit(3D-IC)[J].Crystals,2018,8(5):216.[4]ChiangH,WangY,ChenW.DesignandAnalysisofR