數(shù)字系統(tǒng)設(shè)計與應用技術(shù)樣本

課程名稱：數(shù)字系統(tǒng)設(shè)計及PLD應用技術(shù)課程代碼：10783實踐環(huán)節(jié)：10784Ⅰ.課程性質(zhì)與設(shè)立目和規(guī)定課程性質(zhì)、地位和任務數(shù)字系統(tǒng)設(shè)計與PLD應用技術(shù)是高等教誨自學考試電子信息工程專業(yè)（獨立本科段）考試籌劃中一門重要專業(yè)課。隨著電子信息技術(shù)迅猛發(fā)展，當代電子產(chǎn)品設(shè)計技術(shù)發(fā)生了革命變化，國外已廣泛采用了電子設(shè)計自動化（EDA）技術(shù)。運用EDA技術(shù)，電子系統(tǒng)工程師可迅速以便地實現(xiàn)數(shù)字系統(tǒng)集成。為了適應電子信息技術(shù)發(fā)展潮流和國際競爭對人材需要，在本科生中進行EDA技術(shù)教學已成為當務之急。本課程任務是：通過課堂教學和學生實際課程設(shè)計實驗鍛煉，使學生掌握數(shù)字系統(tǒng)與PLD應用有關(guān)基本知識，掌握當代數(shù)字系統(tǒng)設(shè)計思想和辦法，并具備動手設(shè)計簡樸電子系統(tǒng)能力。讓學生使用EDA技術(shù)，完畢數(shù)字電路及系統(tǒng)自動化設(shè)計。通過本課程學習，規(guī)定學生可以掌握EDA工具軟件用法和硬件描述語言（VerilogHDL）編程辦法。掌握EDA工具軟件編輯、編譯、綜合、仿真、編程下載和硬件驗證等基本操作，掌握硬件描述語言語法規(guī)則和描述方式，能用硬件描述語言完畢數(shù)字電路慣用組合邏輯和時序邏輯道路設(shè)計，并初步具備數(shù)字系統(tǒng)設(shè)計能力。二、本課程基本規(guī)定1．熟悉EDA設(shè)計流程。2．熟悉EDA工具軟件用法，掌握EDA技術(shù)原理圖輸入設(shè)計法，掌握用原理圖輸入法實現(xiàn)多層次系統(tǒng)電路設(shè)計。3．熟悉VerilogHDL設(shè)計模塊基本構(gòu)造，熟悉VerilogHDL語言規(guī)則，熟悉用VerilogHDL實現(xiàn)各種類型數(shù)字電路及系統(tǒng)設(shè)計辦法。4．理解可編程邏輯器件分類、構(gòu)造及特性，理解可編程邏輯器件編程辦法。5．熟悉EDA技術(shù)應用，掌握數(shù)字電路慣用組合邏輯和時序邏輯道路設(shè)計，并初步具備數(shù)字系統(tǒng)設(shè)計能力。通過本課程學習，目是使學生從功能電路設(shè)計轉(zhuǎn)向系統(tǒng)設(shè)計，由老式通用集成電路應用轉(zhuǎn)向可編程邏輯器件應用，從硬件設(shè)計轉(zhuǎn)向硬件軟件高度滲入設(shè)計，從而拓寬數(shù)字技術(shù)知識面和設(shè)計能力。課程基本規(guī)定是掌握數(shù)字設(shè)計基本辦法，算法設(shè)計辦法，VHDL語言基本概念、語法特性和應用，以及PLD原理、構(gòu)成及應用。三、本課程與有關(guān)課程聯(lián)系本課程先修課程為電路分析基本、C語言程序設(shè)計、數(shù)字邏輯電路等信息與通信類專業(yè)基本課。Ⅱ.課程內(nèi)容與考核目的試卷中對不同能力層次試題比例大體是：“識記”為10%、“理解”為30%、“應用”為60%。第一章EDA技術(shù)概述一、課程內(nèi)容1、EDA技術(shù)及其發(fā)展2、Top-down設(shè)計3、數(shù)字設(shè)計流程4、慣用EDA軟件工具5、EDA技術(shù)發(fā)展趨勢二、學習目與規(guī)定本章簡介是EDA技術(shù)發(fā)展，規(guī)定掌握數(shù)字設(shè)計流程及慣用EDA軟件工具。三、考核知識點與考核規(guī)定1、EDA技術(shù)及其發(fā)展，規(guī)定達到“識記”層次。2、Top-down設(shè)計，規(guī)定達到“識記”層次。3、數(shù)字設(shè)計流程，規(guī)定達到“理解”層次。4、慣用EDA軟件工具，規(guī)定達到“識記”層次。5、EDA技術(shù)發(fā)展趨勢，規(guī)定達到“識記”層次。FPGA/CPLD器件一、課程內(nèi)容1、PLD器件概述2、PLD基本原理與構(gòu)造3、CPLD原理與構(gòu)造4、FPGA/CPLD編程與配備5、FPGA/CPLD器件概述6、FPGA/CPLD發(fā)展趨勢二、學習目與規(guī)定本章簡介是PLD器件概述，規(guī)定掌握PLD原理與構(gòu)造。三、考核知識點與考核規(guī)定1、PLD器件概述，規(guī)定達到“識記”層次。2、PLD基本原理與構(gòu)造，規(guī)定達到“識記”層次。3、低密度PLD原理與構(gòu)造，規(guī)定達到“識記”層次。4、CPLD原理與構(gòu)造，規(guī)定達到“理解”層次。5、FPGA原理與構(gòu)造，規(guī)定達到“識記”層次。6、FPGA/CPLD編程元件，規(guī)定達到“識記”層次。7、邊界掃描測試技術(shù)，規(guī)定達到“識記”層次。8、FPGA/CPLD編程與配備，規(guī)定達到“識記”層次。9、FPGA/CPLD器件概述，規(guī)定達到“識記”層次。10、FPGA/CPLD發(fā)展趨勢，規(guī)定達到“識記”層次。第三章QuartusII集成開發(fā)工具一、課程內(nèi)容1、基于QuartusII進行EDA設(shè)計開發(fā)流程2、QuartusII原理圖設(shè)計3、QuartusII時序分析4、編譯和仿真5、計數(shù)器74161設(shè)計舉例二、學習目與規(guī)定基于QuartusII進行EDA設(shè)計開發(fā)流程以及QuartusII原理圖設(shè)計、時序分析、編譯和仿真等，計數(shù)器74161設(shè)計舉例。三、考核知識點與考核規(guī)定1、基于QuartusII進行EDA設(shè)計開發(fā)流程，規(guī)定達到“理解”層次。2、QuartusII原理圖設(shè)計辦法，規(guī)定達到“應用”層次。3、基于QuartusII，用74283（4位二進制全加器）設(shè)計實現(xiàn)一種8位全加器，并進行綜合和仿真，查看綜合成果和仿真成果，規(guī)定達到“應用”層次。4、QuartusII優(yōu)化設(shè)立辦法，規(guī)定達到“識記”層次。5、QuartusII時序分析，規(guī)定達到“識記”層次。6、基于宏功能模塊設(shè)計，規(guī)定達到“識記”層次。7、鎖相環(huán)模塊，規(guī)定達到“識記”層次。Verilog設(shè)計初步一、課程內(nèi)容1、Verilog簡介2、Verilog模塊構(gòu)造3、Verilog基本組合電路設(shè)計4、Verilog基本時序電路設(shè)計二、學習目與規(guī)定通過本章學習，對的掌握Verilog語言基本概念、語法特性，規(guī)定應用Verilog語言來描述各種實際電路。規(guī)定掌握基于Verilog語言組合邏輯電路設(shè)計和時序邏輯電路設(shè)計。三、考核知識點與考核規(guī)定1、Verilog語言特點，規(guī)定達到“識記”層次。2、Verilog模塊構(gòu)造，規(guī)定達到“理解”層次。3、Verilog基本組合電路設(shè)計辦法，規(guī)定達到“應用”層次。例：三人表決電路Verilog描述4、Verilog基本時序電路設(shè)計辦法，規(guī)定達到“應用”層次。第五章Verilog語法與要素一、課程內(nèi)容1、Verilog語言要素2、常量3、數(shù)據(jù)類型4、參數(shù)5、向量6、運算符二、學習目與規(guī)定本章簡介是Verilog語法與要素，規(guī)定掌握Verilog語言里常量、數(shù)據(jù)類型等各種參數(shù)。三、考核知識點與考核規(guī)定1、Verilog語言要素，規(guī)定達到“識記”層次。2、常量，規(guī)定達到“理解”層次。3、數(shù)據(jù)類型，規(guī)定達到“識記”層次。4、參數(shù)，規(guī)定達到“識記”層次。5、向量，規(guī)定達到“識記”層次。6、運算符，規(guī)定達到“理解”層次。第六章Verilog行為語句一、課程內(nèi)容1、過程語句2、塊語句3、賦值語句4、條件語句5、循環(huán)語句6、編譯批示語句7、任務與函數(shù)8、順序執(zhí)行與并發(fā)執(zhí)行二、學習目與規(guī)定本章簡介是Verilog行為，規(guī)定掌握Verilog語言里各種不同語句用法。三、考核知識點與考核規(guī)定1、過程語句（initial、always），其中initial規(guī)定達到“識記”層次。always規(guī)定達到“理解”層次。2、塊語句（begin-end、fork-join），其中begin-end規(guī)定達到“理解”層次。fork-join規(guī)定達到“識記”層次。3、賦值語句（assign、=、<=），規(guī)定達到“理解”層次。4、條件語句（if-else、case、casez、casex），規(guī)定達到“理解”層次。5、循環(huán)語句（for、forever、repeat、while），規(guī)定達到“理解”層次。6、編譯批示語句（`define、`include、`ifdef、`else、`endif），規(guī)定達到“識記”層次。7、任務（task）與函數(shù)（function），規(guī)定達到“識記”層次。8、順序執(zhí)行與并發(fā)執(zhí)行，其中并發(fā)執(zhí)行l(wèi)規(guī)定達到“識記”層次。順序執(zhí)行規(guī)定達到“理解”層次。9、順序執(zhí)行例子，規(guī)定達到“應用”層次。第七章Verilog設(shè)計層次與風格一、課程內(nèi)容1、構(gòu)造（Structural）描述2、行為（Behavioural）描述3、基本組合電路設(shè)計4、基本時序電路設(shè)計二、學習目與規(guī)定通過本章學習，規(guī)定掌握Verilog語言設(shè)計幾種慣用描述辦法，并可以編寫基本組合邏輯電路設(shè)計程序和時序邏輯電路設(shè)計程序。三、考核知識點與考核規(guī)定1、Verilog設(shè)計層次，規(guī)定達到“識記”層次。2、構(gòu)造（Structural）描述，規(guī)定達到“識記”層次。3、行為描述特點，規(guī)定達到“識記”層次。4、門元件調(diào)用，規(guī)定達到“理解”層次。5、行為描述應用，規(guī)定達到“應用”層次。例：行為描述1位全加器6、數(shù)據(jù)流描述特點，規(guī)定達到“識記”層次。例：數(shù)據(jù)流描述1位全加器，規(guī)定達到“應用”層次。第八章Verilog設(shè)計進階一、課程內(nèi)容1、加法器設(shè)計2、乘法器3、數(shù)字跑表4、實用多功能數(shù)字鐘二、學習目與規(guī)定通過本章學習，規(guī)定可以運用Verilog語言設(shè)計幾種慣用數(shù)字系統(tǒng)，為此后系統(tǒng)設(shè)計打下一種良好基本。三、考核知識點與考核規(guī)定1、加法器設(shè)計，規(guī)定達到“應用”層次。2、乘法器，規(guī)定達到“理解”層次。3、數(shù)字跑表，規(guī)定達到“應用”層次。4、設(shè)計一種可預置16進制計數(shù)器，規(guī)定達到“應用”層次。5、實用多功能數(shù)字鐘，規(guī)定達到“應用”層次。實踐環(huán)節(jié)類型課程實驗二、考核目與規(guī)定

通過上機及使用EDA實驗開發(fā)系統(tǒng)，加深對課程內(nèi)容理解，增長感性結(jié)識，提高VerilogHDL軟件設(shè)計、編寫及程序調(diào)試能力。

規(guī)定所編程序能對的運營，并提交實驗報告。實驗報告基本規(guī)定為：

1、需求分析：陳述程序設(shè)計任務，強調(diào)實驗要做什么，明確規(guī)定：

（1）輸入形式；

（2）輸出形式；

（3）程序所能達到功能；

（4）測試：涉及對的輸入和仿真輸出成果以及實驗系統(tǒng)輸出成果。2、概要設(shè)計：闡明所用到開發(fā)工具、實驗系統(tǒng)、層次設(shè)計關(guān)系。3、詳細設(shè)計：提交帶注釋VHDL語言程序或以原理圖輸入電路圖。4、調(diào)試分析：（1）調(diào)試過程中所遇到問題及解決辦法；

（2）經(jīng)驗與體會；

（3）程序所能達到功能；

（4）測試成果：答應設(shè)計輸入所實現(xiàn)成果。三、實驗大綱實驗總時數(shù)為16學時?！稊?shù)字系統(tǒng)設(shè)計與PLD應用技術(shù)》課程實驗實驗一QuartusII工具軟件用法內(nèi)容：1、QuartusII輸入設(shè)計法編輯、編譯、仿真和編程下載操作過程。 2、EDA實驗儀用法。實驗二原理圖設(shè)計實驗內(nèi)容：1、用原理圖輸入法設(shè)計設(shè)計一位全加器電路，并完畢相應編輯、編譯、仿真和編程下載操作。2、用設(shè)計好一位全加器電路，設(shè)計4位加法器電路，掌握用原理圖輸入法實現(xiàn)數(shù)字系統(tǒng)層次化設(shè)計。實驗三VerilogHDL編程實驗（1）內(nèi)容：1、用VerilogHDL設(shè)計編碼器（CT74138）和優(yōu)先編碼器電路。2、完畢編碼器設(shè)計編輯、編譯、仿真和編程下載操作。實驗四VerilogHDL編程實驗（2）用VerilogHDL設(shè)計計數(shù)器（CT74161和CT74160）電路。完畢計數(shù)器設(shè)計編輯、編譯、仿真和編程下載操作。實驗五VerilogHDL編程實驗（3）用VerilogHDL設(shè)計分頻器電路。完畢分頻器設(shè)計編輯、編譯、仿真和編程下載操作。實驗六系統(tǒng)實驗（1）內(nèi)容：1、完畢計時器系統(tǒng)電路設(shè)計。2、完畢計時器系統(tǒng)電路編輯、編譯、仿真和編程下載操作。實驗七系統(tǒng)實驗（2）內(nèi)容：1、按鍵加法減法電路設(shè)計。2、完畢按鍵計數(shù)電路編輯、編譯、仿真和編程下載操作。實驗八系統(tǒng)實驗（3）內(nèi)容：1、電子日歷設(shè)計。2、完畢電子日歷電路編輯、編譯、仿真和編程下載操作。Ⅲ.關(guān)于闡明與實行規(guī)定一、關(guān)于課程內(nèi)容與考核目的中有關(guān)提法闡明本課程考核目的共分為三個能力層次：識記、理解和應用，她們之間是遞進級別關(guān)系，后者必要建立在前者基本上。其詳細含義為：識記：能懂得關(guān)于名詞、概念、知識含義，并能對的結(jié)識和表述，是最低層次規(guī)定。理解：在識記基本上，能全面把握基本概念、基本原理、基本辦法，能掌握關(guān)于概念、原理、辦法區(qū)別與聯(lián)系，是較高層次規(guī)定。應用：在理解基本上，能運用基本概念、基本原理、基本辦法分析和解決關(guān)于理論問題和實際問題。“應用”普通分為“簡樸應用”和“綜合應用”，其中“簡樸應用”指在理解基本上能用學過一兩個知識點分析和解決簡樸問題；“綜合應用”指在簡樸應用基本上能用學過各種知識點綜合分析和解決比較復雜問題，是最高層次規(guī)定。二、教材《數(shù)字系統(tǒng)設(shè)計與VerilogHDL》第四版，王金明主編，電子工業(yè)出版社出版，。三、學習指引辦法自學能力培養(yǎng)是至關(guān)重要，如果能掌握良好自學辦法，將起到事半功倍效果。為了有助于自學，以便能更好掌握這樣課程，但愿同窗們在自學過程中注意如下幾點：1、學生自學時，應先仔細閱讀本大綱，明確大綱規(guī)定課程內(nèi)容和考試目的及所列各章中考核知識點和考核規(guī)定，以便突出重點，有放矢地掌握課程內(nèi)容。2、在理解考試大綱內(nèi)容基本上，依照考核知識點和考核規(guī)定，認真閱讀教材，把握各章節(jié)詳細內(nèi)容，吃透每個知識點，對基本概念和基本原理必要深刻理解，對基本辦法牢固掌握，并融會貫通，在頭腦中形成完整內(nèi)容體系。3、在自學各章節(jié)內(nèi)容時，可以在理解基本上加以記憶，切勿死記硬背；同步在對某些知識內(nèi)容進行理解把握時，聯(lián)系實際問題思考，從而達到深層次結(jié)識水平。4、為了提高自學效果，應結(jié)合自學內(nèi)容，盡量多看某些例題和動手做某些練習。在指定教材中，每張中均提供了例題，這些例題多為實際應用例子，具備代表性，考生應在自學過程中仔細閱讀，從而協(xié)助理解概念和應用知識；此外，在各章末均附有豐富習題，動手做練習是達到理解、記憶、應知應會好辦法。四、課程學分本課程總共五個學分，其中含實驗一學分。五、對社會助學規(guī)定熟知考試大綱對課程提出總規(guī)定和各章知識點。掌握各知識點規(guī)定達到能力層次，并深刻理解對各知識點考核目的。輔導時，應以考試大綱為根據(jù)，制定教材為基本，不要隨意增刪內(nèi)容，以免與大綱脫節(jié)。輔導時，應對學習辦法進行指引。倡導“認真閱讀教材，刻苦鉆研教材，積極爭取協(xié)助，依托自己學通”辦法。輔導時，要注意突出重點，對學生提出問題，不要有問即答，要積極啟發(fā)引導。注意相應考者能力培養(yǎng)，特別是對自學能力培養(yǎng)，要引導學生逐漸學會獨立學習，在自學過程中善于提出問題，分析問題，做出判斷，解決問題。要使學生理解試題難易與能力層次高低兩者不完全是一回事，在各個能力層次中會存在不同難度試題