數字邏輯課程設計報告

課程設計根本要求1.學生可以完成以下題目之一，經指導教師檢查、驗收、提交設計報告、評定成績。2.學生也可以自擬題目進行設計，但需經指導教師審核同意。3.設計方法由學生根據自己情況決定，如采用原理圖設計、HDL語言設計等。4、設計報告應包括設計思路或過程、原理圖或HDL文本、實驗結果〔可選〕、設計討論或心得體會。一、簡要說明數字鐘是由振蕩器、分頻器、計秒電路、計分電路、計時電路組成。計時有24h和12h兩種。當接通電源或數字鐘走時出現誤差，都需要對數字鐘作手動時、分、秒時間校正。二、任務和要求顯示時、分、秒的十進制數字顯示，采用24小時制。校時功能。整點報時。三、可選用的器件EDA-V實驗箱//數字邏輯課程設計實驗報告此設計主要以數字電路的根底理論為指導，采用中、小規(guī)模的集成器件CD4060、74LS161、74LS160、和LS248設計而成。該電路采用模塊設計、分模塊安裝、調試等方法設計而成，所選用的器件主要是中小規(guī)模的集成芯片，本產品由于采用多片74LS系列的集成芯片組成，生產本錢低等原因，使這個產品設計既容易實現，又不會浪費太多本錢。產品由石英晶體振蕩器產生頻率可以調節(jié)的時鐘脈沖信號,經十五分頻得到秒信號脈沖作為數字鐘計數器的時鐘信號，當到達整點前一秒時，電路通過一個蜂鳴器準時報時。這個電路還可以通過手動，即過撥動開關來選擇是否進行時間較準。總電路初步設計1.1設計內容以及要求顯示時、分、秒的十進制數字顯示，采用24小時制。校時功能。整點報時。主要參考元器件：CD4060，74LS161，74LS248，74LS74，7400與非門系統(tǒng)框圖二十四小時電子鐘的原理框圖，該電路由晶振——分頻電路、74LS161和74LS160芯片構成的計數單元、74LS248驅動電路、手動校時電路等主體模塊構成。圖1.1電路原理框圖1.3設計方案根據設計要求知，此實驗的核心是由設計圍繞著怎樣使計數器正常工作，數字電子鐘的精度要求很高，因此采用石英晶體振蕩器產生頻率穩(wěn)定的信號，再經分頻，得到所需的秒信號作為74LS161的CP脈沖信號。第二，電路產生的時鐘秒信號也會有誤差，我們需要解決如何實現手動校時，經過查詢，我們選擇通過雙擲開關來實現CP信號的送入是手動還是自動，假設開關打向手動這邊，那么人為送入單次脈沖到CP，假設開關打向自動這邊，那么將電路產生的秒信號送入CP；第三，我們想到的是如何產生單次脈沖，用RS鎖存器來實現穩(wěn)定的輸出脈沖；最后，快要到達整點時，通過對174LS161的輸出端與蜂鳴器鏈接，通過蜂鳴器進行整點報時。石英晶體振蕩器電路石英諧振器簡稱為晶振，它是利用具有壓電效應的石英晶體片制成的。這種石英晶體薄片受到外加交變電場的作用時會產生機械振動，當交變電場的頻率與石英晶體的固有頻率相同時，振動便變得很強烈，這就是晶體諧振特性的反響。利用這種特性，就可以用石英諧振器取代LC(線圈和電容)諧振回路、濾波器等。由于石英諧振器具有體積小、重量輕、可靠性高、頻率穩(wěn)定度高等優(yōu)點，被應用于家用電器和通信設備中。石英諧振器因具有極高的頻率穩(wěn)定性，故主要用在要求頻率十分穩(wěn)定的振蕩電路中作諧振元件圖石英晶體振蕩器分頻器電路一般數字鐘的晶體振蕩器輸出頻率較高，為了得到較低的秒信號輸入，需要對振蕩器的輸出信號進行分頻。通常實現分頻器的電路是計數器電路，一般采用多級2進制計數器來實現。本實驗中采用CD4060來構成分頻電路。CD4060在數字集成電路中可實現的分頻次數最高，而且CD4060還包含振蕩電路所需的非門，使用更為方便。圖CD4060電路原理圖CD4060計數為14級2進制計數器，可以將32768Hz的信號分頻為2Hz，其內部框圖如圖2.2-2所示，從圖中可以看出，CD4060的時鐘輸入端兩個串接的非門，因此可以直接實現振蕩和分頻的功能。在CD4060的輸出端再接一個74LS74,可再進行二分頻,從而得到1S的信號.以下為CD4060、電阻及晶振連接成一個晶振——分頻電路，CD4060的輸出端3腳得到的是2Hz的脈沖信號。圖晶振——分頻電路時間計數單元時間計數單元有時計數、分計數和秒計數等幾個局部。時計數單元一般為24進制計數器計數器，其輸出為8421BCD碼形式；分計數和秒計數單元為60進制計數器，其輸出也為8421BCD碼。我們采用16進制計數器74LS161來實現時間計數單元的功能。74LS161管腳圖與真值表如下所示圖74LS161管腳圖表1.174LS161功能表輸入輸出CRCPLDEPETD3D2D1D0Q3Q2Q1Q00ФФФФФФФФ00001↑0ФФdcbadcba1↑10ФФФФФQ3Q2Q1Q01↑1Ф0ФФФФQ3Q2Q1Q01↑111ФФФФ狀態(tài)碼加1表1.274LS161真值表表1.374LS160真值表秒個位計數單元為10進制計數器，需將74LS161的QD與QA接入與非門〔74LS00〕的輸入腳，與非門的輸出腳接74LS161的清零端CR`。秒十位計數單元為6進制計數器，需要進制轉換。需將QB與QC接入與非門〔74LS00〕的輸入腳，與非門〔74LS00〕的輸出腳接74LS161的清零端CR`。將秒個位的CR`接入秒十位的CP腳，這樣，當秒個位計數單元完成一個計數循環(huán)時，CR`變?yōu)榈碗娖矫}沖，使秒十位計一個數分個位和分十位計數單元電路結構分別與秒個位和秒十位計數單元完全相同，時個位計數單元電路結構仍與秒或個位計數單元相同，但是要求，整個時計數單元應為24進制計數器，不是10的整數倍，因此需將個位和十位計數單元合并為一個整體才能進行24進制轉換。圖由74LS161構成的六十進制計數器圖由74L160構成的24進制計數器譯碼驅動電路電路分析：計數器實現了對時間的累計以8421BCD碼形式輸出，選用顯示譯碼電路將計數器的輸出數碼轉換為數碼顯示器件所需要的輸出邏輯和一定的電流，選用74LS248作為顯示譯碼電路，選用LED數碼管作為顯示單元電路。(參考實驗十一掃描顯示電路的驅動)一個74LS248與一個LED數碼管連接成一個驅動電路如下,數碼管可以從0到計數器計數范圍內變化.其中VSS表示公共接地端圖74LS248驅動電路手動校時電路當重新接通電源或走時出現誤差時都需要對時間進行校正。通常，校正時間的方法是：首先截斷正常的計數通路，然后再進行人工出觸發(fā)計數或將頻率較高的方波信號加到需要校正的計數單元的輸入端，校正好后，再轉入正常計時狀態(tài)即可。根據要求，數字鐘應具有時，分，秒校正功能，因此，應截斷秒個位，分個位和時個位的直接計數通路，并采用正常計時信號與校正信號可以隨時切換的電路接入其中。圖2.8所示即為帶有根本RS觸發(fā)器的校時電路，當開關打在圖示中的位置時，其右邊的兩個與非門的上一個輸出為高電平，下一個輸出為低電平，那么電路的最終輸出端輸出的信號為正常輸入信號，當要實現時間校準時，應將開關打向另一面，那么其右邊的兩個與非門上一個輸出為高電平，下一個輸出為低電平，那么電路的最終輸出端輸出的信號為手動輸入信號。圖2.9所示為分單元與時單元合起來的校時電路.圖帶有消抖動電路的校正電路圖校時電路在上面的兩圖中,正常信號指的是晶振經分頻后產生的秒信號及計數器產生的清零脈沖,校正信號指的是通過手動按鍵,產生所需的脈沖.然后將該校正信號加到上兩圖中所示的校正信號輸入端口，即完成了一個完整的校時電路，單次脈沖產生電路如下。圖單次脈沖產生電路該電路產生的波形如下。圖單次脈沖電路輸出波形整點報時電路在時間出現整點前一數秒內，數字鐘會自動報時，以示提醒。假設要求簡單，可選為電路在59分59秒時報報警，選蜂鳴器為電聲器件。當秒單元與分單元的輸出顯示了59分59秒時，通過對輸出端用與非門進行譯碼，再接的一個或非門的輸出會為高電平，使三極管導通，接通的蜂鳴器即刻進行報警。該電路圖如下。圖整點報時電路圖原始單次脈沖產生電路總電路示意圖：1.10心得體會設計初期要考慮周到，否那么后期改良很困難。應該在初期就多思考幾個方案，進行比擬論證，選擇最適宜的方案動手設計?？傮w設計在整個設計過程中非常重要，應該花較多的時間在上面；通過這次對數字鐘的設計與制作，讓我了解了設計電路的程序，也讓我了解了關于數字鐘的原理與設計理念，但是最后的成品卻不一定與仿真時完全一樣，因為，在實際接線中有著各種各樣的條件制約著。而且，在仿真中無法成功的電路接法，在實際中因為芯片本身的特性而能夠成功。所以，在設計時