IC設(shè)計流程之實現(xiàn)篇-全定制設(shè)計

IC設(shè)計流程之實現(xiàn)篇——全定制設(shè)計要談IC設(shè)計的流程，首先得搞清楚IC和IC設(shè)計的分類。集成電路芯片從用途上可以分為兩大類：通用IC〔如CPU、DRAM/SRAM、接口芯片等〕和專用IC〔ASIC〕〔ApplicationSpecificIntegratedCircuit〕，ASIC是特定用途的IC。從結(jié)構(gòu)上可以分為數(shù)字IC、模擬IC和數(shù)?；旌螴C三種，而SOC〔SystemOnChip，附屬于數(shù)?；旌螴C〕那么會成為IC設(shè)計的主流。從實現(xiàn)方法上IC設(shè)計又可以分為三種，全定制〔fullcustom〕、半定制〔Semi-custom〕和基于可編程器件的IC設(shè)計。全定制設(shè)計方法是指基于晶體管級，所有器件和互連幅員都用手工生成的設(shè)計方法，這種方法比擬適合大批量生產(chǎn)、要求集成度高、速度快、面積小、功耗低的通用IC或ASIC。基于門陣列〔gate-array〕和標(biāo)準(zhǔn)單元〔standard-cell〕的半定制設(shè)計由于其本錢低、周期短、芯片利用率低而適合于小批量、速度快的芯片。最后一種IC設(shè)計方向，那么是基于PLD或FPGA器件的IC設(shè)計模式，是一種“快速原型設(shè)計〞，因其易用性和可編程性受到對IC制造工藝不甚熟悉的系統(tǒng)集成用戶的歡送，最大的特點就是只需懂得硬件描述語言就可以使用EDA工具寫入芯片功能。從采用的工藝可以分成雙極型(bipolar)，MOS和其他的特殊工藝。硅〔Si〕基半導(dǎo)體工藝中的雙極型器件由于功耗大、集成度相對低，在近年隨亞微米深亞微米工藝的的迅速開展，在速度上對MOS管已不具優(yōu)勢，因而很快被集成度高，功耗低、抗干擾能力強的MOS管所替代。MOSFET工藝又可分為NMOS、PMOS和CMOS三種；其中CMOS工藝開展已經(jīng)十分成熟，占據(jù)IC市場的絕大局部份額。GaAs器件因為其在高頻領(lǐng)域〔可以在下很輕松作到10GHz〕如微波IC中的廣泛應(yīng)用，其特殊的工藝也得到了深入研究。而應(yīng)用于視頻采集領(lǐng)域的CCD傳感器雖然也使用IC一樣的平面工藝，但其實現(xiàn)和標(biāo)準(zhǔn)半導(dǎo)體工藝有很大不同。在IC開發(fā)中，常常會根據(jù)工程的要求〔Specifications〕、經(jīng)費和EDA工具以及人力資源、并考慮代工廠的工藝實際，采用不同的實現(xiàn)方法。其實IC設(shè)計這個領(lǐng)域博大精深，所涉及的知識工具領(lǐng)域很廣，本系列博文圍繞EDA工具展開，以實現(xiàn)方法的不同為主線，來介紹這三種不同的設(shè)計方法：全定制、半定制和基于FPGA的IC設(shè)計，這三種方法在EDA工具和流程上都有各自鮮明的特色，通過介紹這三種IC設(shè)計方法可以讓大家對IC設(shè)計有個清晰的思路，也順便介紹了其中涉及到的大多數(shù)EDA工具，并且防止了讀者陷入IC領(lǐng)域的某些細節(jié)中而不能一窺全貌之嫌。其實，無論是IC和ASIC，還是I/O芯片、CPU芯片在EDA工具上的區(qū)別都不明顯，并且涉及某些應(yīng)用領(lǐng)域的特定的知識，需要讀者具備一定的背景知識，不適合用來作為介紹IC的設(shè)計流程的入門級題材。全定制IC設(shè)計方法，是按照規(guī)定的功能與性能要求，先設(shè)計出滿足功能的電路，然后對電路的布局與布線進行專門的優(yōu)化設(shè)計，以到達芯片的最正確性能。全定制IC設(shè)計的主要EDA工具有Cadence的Virtuoso、Synopsys的CustomDesigner〔CD〕等，這兩款工具實際上提供一個集成設(shè)計環(huán)境，在這個環(huán)境里用戶可以方便地配置和利用各家EDA的工具來完成各個設(shè)計階段的任務(wù)。首先來看一看它的設(shè)計根本流程〔如下列圖〕。圖11.定義設(shè)計規(guī)格〔DesignSpecification〕典型的設(shè)計規(guī)格書描述了電路的功能〔電流放大能力、信噪比、帶寬等〕，最大可容許的延時，以及其他的物理性能，如功耗等。通常設(shè)計規(guī)格書給予電路設(shè)計者以較大的設(shè)計自由度：如選擇特定的電路拓撲結(jié)構(gòu)，特定器件的位置，輸入輸出pin角的位置，MOSFET的寬長比等。下面是一個一個全加器的規(guī)格說明書：-------雙井CMOS工藝“加法〞“進位〞的傳遞延時小于“加法〞“進位〞的轉(zhuǎn)換時間小于電路面積小于1500平方微米動態(tài)功耗<1mW〔VDD=5V，fmax=20MHZ〕-------2.繪制電路圖電路圖繪制工具稱為SchematicCapture〔下列圖是Virtuoso中的Composer工具〕，可以提供門級和晶體管級的電路圖繪制功能，該步驟完成后可以生成網(wǎng)表文件供電路仿真之用。需要說明的是，各家產(chǎn)生的Schematic文件不完全兼容，要從Synopsys的CD中讀入Virtuoso產(chǎn)生的電路圖似乎有些困難。再有一點就是從網(wǎng)表反過來生成電路圖這一功能在這兩家的工具中都沒有被支持，有一個第三方工具spicevison有此功能，但是否能導(dǎo)入Virtuoso或CD中者不得而知，spicevison這個工具的用處在于晶體管級的調(diào)試〔對照網(wǎng)表和電路圖〕，不在于其生成的電路圖的通用性。圖23.產(chǎn)生子電路或電路單元符號在有層次結(jié)構(gòu)〔hierarchical〕的電路中，使用用戶自定義的電路圖符號來代替整個子電路塊，有利于減少重復(fù)繪制這些頻繁出現(xiàn)的子電路塊，使整個頂層的電路整潔而有序，防止出現(xiàn)一個一大片的扁平〔flatten〕的電路圖。如反相器INV，NOR和NADN等，在設(shè)計中一般都使用自定義的電路符號代替，這也是代工廠提供PDK中常用的一個手法。4.電路仿真這一步將調(diào)用電路仿真器，如HSPICE、SPECTRE、ELDO等來實現(xiàn)電路的仿真，用以驗證電路的各項電性指標(biāo)是否符合規(guī)格說明書。在集成設(shè)計環(huán)境中用戶可以通過配置自由地選擇使用這些仿真器，如在VirtuosoADE〔AnalogDesignEnvironment〕，可以方便地使用HSPICE來仿真，當(dāng)然前提是生成HSPICE格式的網(wǎng)表。在圖1中有一個迭代-循環(huán)的箭頭，說明這一步可能需要迭代，假設(shè)仿真的結(jié)果不滿足規(guī)格說明書，需要調(diào)整電路圖，然后再做仿真。這一步由于沒有寄生參數(shù)參加網(wǎng)表，通常叫做幅員前仿真〔Pre-layoutsimulation〕。另外，電路仿真需要代工廠提供的元器件庫〔代工廠一般以PDK包提供應(yīng)客戶，里面包含各種器件的spice模型，technologyfile，Designrule等〕5.生成幅員幅員的生成是至關(guān)重要的一環(huán)，是連接電路設(shè)計與芯片代工廠的一個橋梁，幅員不僅反映了電路圖的連接關(guān)系和各種元器件規(guī)格，還反映了芯片的制造過程和工藝〔具體將在另一篇博文中專門表達〕。由電路圖Schematic到幅員繪制一般使用集成開發(fā)環(huán)境中的LayoutEditor。生成幅員有兩種途徑，一是手工繪制而成〔根據(jù)具體的工藝文件-technologyfile〕，另一種是自動生成〔具體可參考VirtuosoLayout，Synopsys的ICWB〕。生成的文件格式為GDSII或CIF，都是國際流行的標(biāo)準(zhǔn)格式。

6.DRC檢查DRC——DesignRuleCheck，幅員生成完成后，還需要進行“設(shè)計規(guī)那么檢查〞，這是一些由特定的制造工藝水平確定的規(guī)那么，如poly-polycontact的最小間距，metal-metal的最小間距和metal的最大寬度等等。這些規(guī)那么表達了芯片制造的“良率〔即合格率〕〞和芯片性能的折衷?！矆D3顯示出有兩處違反DRC，都是metal的寬度超過設(shè)計規(guī)那么要求〕EDA工具有CadenceVirtuosoiDRC、Dracula〔這是一個獨立的幅員驗證工具，具有DRC/ERC、LVS、寄生參數(shù)提取等多種功能〕，Synopsys的Hercules〔DRC、LVS檢查〕。圖37.寄生參數(shù)提取當(dāng)幅員的DRC完成之后，需要提取該電路的寄生參數(shù)以用來比擬精確地模擬現(xiàn)實芯片的工作情形，寄生參數(shù)包含寄生電阻和寄生電容，在高頻電路設(shè)計中還需要提取寄生的電感。EDA工具主要有StarRC，Calibre，Dracula等。這些寄生參數(shù)一般都簡化成一個或多個lumpedR/C/L，“插入〞相應(yīng)的電路節(jié)點處，一般都是與電壓無關(guān)的線性無源器件。這樣經(jīng)過寄生參數(shù)提取后生成的網(wǎng)表文件，被稱為“post-layoutnetlist〞。8.LVS檢查Layout-versus-Schematic(LVS)Check，LVS將比擬原來的電路圖的“拓撲網(wǎng)絡(luò)〞與從幅員提取出來的拓撲結(jié)構(gòu)，并證明二者是完全等價的。LVS提供了另一個層次的檢查以保證設(shè)計的完整性和可靠性——這個幅員是原來設(shè)計的物理實現(xiàn)。LVS只能保證電路的拓撲結(jié)構(gòu)是一致的，并不能保證最后電路的電學(xué)性能一定滿足設(shè)計規(guī)格書。典型的LVS錯誤為，兩個晶體管的不當(dāng)連接關(guān)系，或遺漏的連線等。9.后仿真可以從圖1看到，在DRC和LVS這兩步上都有返回layout的迭代，說明假設(shè)要設(shè)計流程成功進行到“post-layoutsimulation〞即后仿真這一階段，需要去除所有DRC和LVS的錯誤信息。后仿真的輸入是包含原始電路信息以及寄生信息的網(wǎng)表，是最接近真實電路的網(wǎng)表文件。通過“后仿真〞，可以獲得該設(shè)計完整真實的性能：延時、功耗、邏輯功能、時序信息等信息，這一過程也是驗證整個設(shè)計是否成功的“最后一關(guān)〞，假設(shè)不滿足規(guī)格說明書要求那么需要從頭來過——從調(diào)整Schematic開始重新走完新一輪的設(shè)計流程。與pre-layout仿真〔第4步〕不同的是，HSPICE或SPECTRE的輸入文件除了原始網(wǎng)表外，還須要一些寄生參數(shù)的文件〔如spf、spef〕，這一種電路仿真又稱“back-annotationsimulation〞〔具體參見HSPICE用戶手冊〕。評價與說明以上的9個步驟只能保證該設(shè)計在simulation的角度是經(jīng)過“驗證了的〞，并不保證制造出來的電路一定和simulation出來的結(jié)果一致，所以在大規(guī)模投放代工廠制造〔又稱“流片〞〕之前，還需要經(jīng)過一些小批量的“試流片〞，這叫做“硅驗證〞〔siliconverification〕。通過硅驗證后的設(shè)計才是真正成功的設(shè)計，我們經(jīng)常聽說的“硬IP〞就是指這一類經(jīng)過硅驗證過的成功的設(shè)計，“軟IP〞通常指的是只是通過以上9步的EDA工具驗證的設(shè)計。另外，與下一篇博文將要介紹的半定制IC設(shè)計流程相比，全定制設(shè)計缺少“綜合〔synthesis〕、布局布線〔placeandroute〕〞等步，說明全定制設(shè)計不可能或者很困難實現(xiàn)綜合和自動布局布線，歷史上曾經(jīng)有很多公司致力于此，但都中道崩殂。目前的EDA設(shè)計流程很多步驟要靠手工操作，這就需要很多的技巧和設(shè)計經(jīng)驗。其次，全定制設(shè)計的電路是一些規(guī)模比擬小，需要非常好的性能，并且重復(fù)利用率很高的“關(guān)鍵電路模塊〞，很多是模擬電路，或數(shù)?；旌想娐?，由于其設(shè)計過程復(fù)雜而對設(shè)計者的經(jīng)驗要求甚高，被業(yè)界稱之為“藝術(shù)品級電路設(shè)計〞。還有一點需要說明，全定制IC設(shè)計不等于模擬電路設(shè)計，盡管該設(shè)計中一般模擬成份很高，有些數(shù)字電路也采用這種方式設(shè)