時序邏輯電路設計

桂林電子科技大學課程設計論文第5頁共16頁PAGE2PAGE5引言人類社會進步，各種儀器測試設備的以電子設備代替成為趨勢，各類測試儀器都希望通過電子設備來實現(xiàn)。電子設備在實現(xiàn)相應參數(shù)的測量時，具有簡單容易操作，而且數(shù)據(jù)便于計算機處理等優(yōu)點。目前科技的飛速進展與集成電路的發(fā)展應用，有密不可分的關系。十九世紀工業(yè)革命主要以機器節(jié)省人力，二十世紀的工業(yè)的革命則主要以電腦為人腦分勞。而電腦的發(fā)展歸于集成電路工業(yè)。集成電路是將各種電路器件集成于半導體表面而形成的電路。近年來集成電路幾乎成為所有電子產(chǎn)品的心臟。由于集成電路微小化的趨向，使電子產(chǎn)品得以“輕、薄、短、小”。故集成電路工業(yè)又稱微電子工業(yè)。差不多在同時數(shù)字計算機的發(fā)展提供了應用晶體管的龐大潛在市場。20世紀90年代以后，電子科學和技術取得了飛速的發(fā)展，其標志就是電子計算機的普及和大規(guī)模集成電路的廣泛應用。在這種情況下，傳統(tǒng)的關于數(shù)字電路的內(nèi)容也隨之起了很大的變化，在數(shù)字電路領域EDA工具已經(jīng)相當成熟，無論是電路內(nèi)容結構設計還是電路系統(tǒng)設計，以前的手工設計都被計算機輔助設計或自動設計所取代。通過長期的學習微電子專業(yè)理論知識，我們應該多動手實踐把理論知識與實踐相結合，加強對理論知識的把握。本文是十進制同步計數(shù)器的設計，對十進制同步計數(shù)器的設計進行電路原理圖設計以及仿真，版圖設計，版圖驗證。1設計技術要求（1）項目名稱：十進制同步計數(shù)器的設計（2）使用工藝：2.0um硅柵工藝(tanner)或者1.0um硅柵工藝(cadence)（3）供電電源：5V（4）輸入要求：異步清除，CMOS電平（5）進行原理圖設計，并完成電路的仿真（6）版圖設計，完成LVS一致性檢驗，生成相應的GDSII文檔2設計構思及理論2.1設計思路十進制同步計數(shù)器的設計可以細化成下列步驟：建立最簡原始狀態(tài)圖。確定觸發(fā)器級數(shù)，進行狀態(tài)編碼。用狀態(tài)裝換卡諾圖化簡，求狀態(tài)方程和輸出方程。查自啟動特性。確定觸發(fā)類型，求驅(qū)動方程。畫邏輯圖。時序邏輯電路的設計就是根據(jù)給出的具體邏輯問題，求出實現(xiàn)其功能的電路，所得到的結果應力求簡單。當選用小規(guī)模集成電器設計時，電路簡單的標準是所用的觸發(fā)器和門電路的數(shù)目最少，而且觸發(fā)器和門電路的輸入端數(shù)目也最少。而使用中、大規(guī)模集成電路時，電路簡單的標準使用的集成電路數(shù)目、種類最少。而且互相間的互連線也最少。在進行原理圖的設計時應該遵循組合邏輯電路的設計規(guī)律和方法，避免出現(xiàn)不必要的錯誤。組合邏輯電路的設計過程，一般分為如下三步進行：由邏輯問題抽象出真值表由真值表寫出邏輯表達式并通過卡諾圖進行化簡由化簡后的邏輯表達式設計出最后的組合邏輯電路圖1時序邏輯電路設計過程2.2設計構思的理論依據(jù)計數(shù)器是利用電子學的方法測出一定時間內(nèi)輸入的脈沖數(shù)目將結果以數(shù)字顯示。計數(shù)器的種類也非常繁多，根據(jù)計數(shù)器中觸發(fā)器時鐘端的連接方式，分為同步計數(shù)器和異步計數(shù)器；根據(jù)計數(shù)器方式分為二進制計數(shù)器、十進制計數(shù)器和任意進制計數(shù)器，根據(jù)計數(shù)器的狀態(tài)變化規(guī)律分為加法計數(shù)器、減法計數(shù)器和加/減計數(shù)器。十進制同步計數(shù)器計數(shù)從0～9，當輸出為9時，在下一個脈沖作用下，進位輸出為1，如果預置ABCD大于二進制數(shù)1001，在幾個CLK作用下也能回到計數(shù)狀態(tài)，即同步十進制計數(shù)器具有自啟動功能。十進制同步計數(shù)器輸入輸出端口及功能：時鐘CLK，當CLK的上升沿到來時，計數(shù)器加一；清零端CLRN即復位端，當CLRN為0時，輸出、、及置0；預置控制端口LND，當LND為0時，計數(shù)器輸出值等于預置輸入值，當LND為1時，計數(shù)器計數(shù)從預置數(shù)開始；預置輸入A、B、C及D，即實現(xiàn)任意進制的必要輸入；計數(shù)保持輸入ENT及ENP，當二者有一個為零時，停止計數(shù)，保持計數(shù)值；計數(shù)器輸出、、及；進位端，當計數(shù)值到達9時進位輸出為一，否則為0。十進制同步設計都是個模塊，它可以是個基本單元，如晶體管；可以是個邏輯單元，如反相器；可以是個功能區(qū)塊，如算數(shù)邏輯運算單元；也可以是我們的目標系統(tǒng)。在設計文件數(shù)據(jù)庫中不必包含我們所有設計上會使用到的模塊，當然必須要有包含這些模塊的一個(或多個)文件，當成我們設計時的單元庫。該設計文件中包含三個模塊，每個模塊的構成包括電路符號與電路本身，當所設計的模塊是最基本的單元，如電阻晶體管等，它是不需要有電路部分的，該模塊用符號來表示該單元。如果我們所設計的模塊希望能被其他模塊電路調(diào)用使用，在設計完電路后面還要設計輸入輸出端口相對應的電路符號，這樣才能被正常使用。當設計的模塊太大，要一次將所有的設計顯示在窗口中會顯得不適用，并且在處理上會使速度變慢，這時就要通過TannerToolsPro提供的頁面功能。I．模塊(Module)模塊是S-Edit設計文件中的主要單元，它可以是所設計的一個功能單元，如晶體管、基本邏輯門、功能區(qū)塊、放大器電路，甚至是你的全部系統(tǒng)。模塊包含以下兩種基本單元：Primitivbes利用繪圖工具所繪制的幾何對象；instances使用設計文件中的其他模塊。=2\*ROMANII．頁面(Page)頁面功能提供使用者將設計的電路分成數(shù)個區(qū)塊，以便窗口的顯示。當你的模塊設計太大或太復雜時，要一次將所有的電路顯示在窗口中時，會顯得不容易觀看，而且在處理的速度上會變慢，這時就需要考慮將設計分散到不同的頁面中，讓窗口一次只顯示適當大小的電路，方便設計的進行與處理。TannerToolsPro就提供了頁面的功能，方便使用者處理頁面間電路的連接問題。TannerToolspro內(nèi)定的頁面命名是從Page0依次往上遞增，使用者可以通過>Rename來更改頁面名稱。當使用者要建立另一個新的頁面時，使用>New命令會打開新頁面的對話窗口，這時你可以使用內(nèi)定名稱，也可以輸入你要的名稱。當模塊的設計有好幾個頁面時，可以通過>Open來打開該模塊中的某個頁面。=3\*ROMANIII.顯示模式S-Edjt有兩種顯示模式，電路圖模式和符號圖模式。當創(chuàng)建一個基本元件(如晶體管)或較大的功能單元(如反向器)的例化體時，我們用符號來代表在較大的模塊中的較小的元件或單元。要創(chuàng)建或修改符號，須在符號圖模式下工作。在建立模塊的連接時，要在電路圖模式下工作。電路圖表示基本元件(如晶體管)與較大的功能單元(如反向器或門)的連接關系。要創(chuàng)建或觀看線路圖，須在電路圖模式下工作。用view->SymbolMode命令和View->SchematicMode命令來實現(xiàn)在兩種顯示模式問轉(zhuǎn)換。也可以用問號鍵(?)來實現(xiàn)這種轉(zhuǎn)換=4\*ROMANIV符號圖模式符號由幾何體，端口，與屬性組成。要創(chuàng)建一個符號，Modul->new命令)，并進入符號圖模式。用注釋工具條中的Box·(長方形)，Polygon(多邊形)以及Comment(注解)等工具創(chuàng)建模塊的圖形表示。先創(chuàng)建一個新的模塊(用Line(線段)，Circle(圓)，用電路圖工具條上的端口工具放置端口，作為模塊與其它設計對象的連接點。屬性工具用來規(guī)定模塊在輸出網(wǎng)表中的描述。模塊的屬性可以表征像長度，寬度，以及周長之類的物理參數(shù)：也可以描述如器件類型和注解之類的非物理量；還可以用來指定元件在S貝CE，NetTIgn，或TPR等網(wǎng)表中輸出字符串的精確形式，以及注釋模塊在網(wǎng)表輸出是否處在等級結構的最低級別。=5\*ROMANV電路圖模式電路圖定義模塊中的原始體和較低級別模塊的連接。電路圖表示較小的單元或基本元件(如晶體管)怎樣連成較高級別的單元(如反向器)。電路圖由五種基本元件組成：以符號形式出現(xiàn)的模塊例化體。模塊例化體有管腳。管腳是用來與其它對象連接的連接點。連線：連線用來完成模塊間的連接。端口：端口表示電路圖對外的輸入和輸出。在電路圖中的端口必須與該端口在符號圖中的名稱和類型相對應。端口還起注釋電路圖中節(jié)點的作用。注釋對象，包括boxes(長方形)，circles(圓)，polygons(多邊形)，1ines(線段)，以及comments(注解)。注釋對象用來說明電路圖。Labels(標號)，用來注釋和命名電路圖中的節(jié)點。與端口不同，由標號注釋的節(jié)點不表示模塊的輸入和輸出，不與模塊符號的端口相對應。3.3原理圖仿真電路原理圖計好后，其功能是否正確，性能是否優(yōu)越，必須通過電路模擬才能進行驗證。在電路原理圖上，通過添加移位/置入STLD信號，控制輸入端；添加串行數(shù)據(jù)輸入控制端SER，控制輸出端；添加時鐘CLK;添加輸入數(shù)據(jù)信號A到H（各信號情況見附圖2）。保存文件后點擊編譯進行仿真，若原理圖或者仿真的測試設置有誤，仿真會中斷并提示錯誤，根據(jù)軟件的提示對仿真設置進行修改，修改完成后，保存文件，再次進行仿真，直到設置正確出現(xiàn)仿真波形為止。調(diào)用T-spice仿真軟件進行仿真（仿真時間長度為5000ns，maximumtimestep為：100ns。），得到輸出信號Q和Q_為下圖3所示。通過分析，電路功能是正確的，能很好的實現(xiàn)十進制同步計數(shù)器計數(shù)功能，但輸出存在毛刺。仿真結果分析：如圖3所示。當CLRN為零時，計數(shù)器輸出為零，當CLRN為高電平時計數(shù)器從零開始計數(shù)。當LDN出現(xiàn)低電平時，輸出為預置值1100，且計數(shù)值保持不變，當LDN高電平到來時計數(shù)開始，計數(shù)開始后，經(jīng)過兩個時鐘，計數(shù)輸出又回到正常計數(shù)當中。計數(shù)器計數(shù)從0～9，輸出為9時，在下一個脈沖的作用下，進位端輸出為一。ENT和ENP保持計數(shù)功能，二者有一個為0時，計數(shù)器保持輸出值，但此時，LDN的低電平可控制去輸出為預置值，直到ENT、ENP及LND都為一時才開始計數(shù)。主要由、決定，當二者都為一時，輸出為一。當預置端，為小于或等于1001的二進制數(shù)時，可以等到2進制、3進制直到十進制的不同進制的計數(shù)器。將多片同步十進制進行級聯(lián)就可以等到任意進制的計數(shù)器。圖3仿真結果輸出波形圖4版圖設計集成電路版圖設計是指將前端設計產(chǎn)生的門級網(wǎng)表通過EDA設計工具進行布局布線和進行物理驗證并最終產(chǎn)生供制造用的GDSII數(shù)據(jù)的過程。其主要工作職責有：芯片物理結構分析、邏輯分析、建立后端設計流程、版圖布局布線、版圖編輯、版圖物理驗證、聯(lián)絡代工廠并提交生產(chǎn)數(shù)據(jù)。作為連接設計與制造的橋梁，合格的版圖設計人員既要懂得IC設計、版圖設計方面的專業(yè)知識，還要熟悉制程廠的工作流程、制程原理等相關知識。IC版圖是一組相互套合的圖形，各層版圖相應于不同的工藝步驟，每一層版圖用不同的圖案來表示，根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來設計光刻用的掩膜版圖，實現(xiàn)IC設計的。復雜的集成電路系統(tǒng)的設計問題分解為復雜性較低的設計級別，這個級別可以再分解到復雜性更低的設計級別；這樣的分解一直繼續(xù)到使最終的設計級別的復雜性足夠低，也就是說，能相當容易地由這一級設計出的單元逐級組織起復雜的系統(tǒng)。一般來說，級別越高，抽象程度越高；級別越低，細節(jié)越具體。從層次和域表示分層分級設計思想：1.域，有行為域：集成電路的功能；結構域：集成電路的邏輯和電路組成；物理域：集成電路掩膜版的幾何特性和物理特性的具體實現(xiàn)2.層次：系統(tǒng)級、算法級、寄存器傳輸級(也稱RTL級)、邏輯級與電路級。4.1版圖設計思路對照電路原理圖，初步形成版圖設計的思路：1、整體設計：確定版圖主要模塊和焊盤的布局。這個布局圖應該和功能框圖或電路圖大體一致,然后根據(jù)模塊的面積大小進行調(diào)整。布局設計的另一個重要的任務是焊盤的布局。焊盤的安排要便于內(nèi)部信號的連接，要盡量節(jié)省芯片面積以減少制作成本。焊盤的布局還應該便于測試，特別是晶上測試。2、分層設計：按照電路功能劃分整個電路，對每個功能塊進行再劃分，每一個模塊對應一個單元。從最小模塊開始到完成整個電路的版圖設計，設計者需要建立多個單元。這一步就是自頂向下的設計。這樣做有很多好處，最為突出的優(yōu)點是當在整個電路多次出現(xiàn)的某一個模塊需要修改時，直接在下一層次修改該模塊，上一層的所有同樣單元就一并得到修改，結構嚴謹、層次清晰。4.2布局經(jīng)過考慮一番，把整個版圖劃分為8個小模塊，再把8個小模塊劃分為2個大模塊，每個小模塊都是相同的模塊，因此作完一個后，其他用到的3個小模塊就可以直接復制使用了。同理做好一個大模塊后，另一個大模塊也可以直接復制使用。采用標準單元設計方法，根據(jù)邏輯原理圖，將相應的標準單元從單元庫中調(diào)出，先做一個模塊，采用行式結構，排列成行。具體步驟：首先，直接調(diào)用單元庫里面已經(jīng)設計好的NAND2（二輸入與非門）邏輯單元門INV（反相器）、NOR2（二輸入或非門）和DFF(D觸發(fā)器)，做成一個模塊。然后，把做好了的小模塊直接復制使用，作成另外3個模塊。接著，以花費最小面積，方便布線為目的，擺放好這4個模塊。以上已制做好一個大模塊，直接復制使用放置在它的右邊，以花費最小面積為準。4.3布線了解一些規(guī)則：1：metal1最小線寬是3Microns，Metal2最小線寬是3Microns；2：Metal1之間的最小距離是3Microns；Metal2之間的最小距離是4Microns；3：Metal1跟Ploy的接觸孔是2Microns的方塊，Metal1和Metal2覆蓋接觸孔2Microns；Metal1跟的Metal2接觸孔是2Microns的方塊，Metal1和Metal2覆蓋接觸孔2Microns。首先始在模塊內(nèi)部進行布線，Metal1走水平方向，Metal2走垂直方向。然后就是模塊跟模塊之間的布線，Metal1走水平方向，Metal2走垂直方向。最好是電源線的互連及地線的互連。經(jīng)過布局和布線后得出的版圖如圖4所示：5DRC（設計規(guī)則檢查）版圖編輯要按照一定的設計規(guī)則來進行，也就是要通過DRC（DesignRuleChecker）檢查。編輯好的版圖通過了設計規(guī)則的檢查后，有可能還有錯誤，這些錯誤不是由于違反了設計規(guī)則，而是可能與實際線路圖不一致。版圖中少連了一根鋁線這樣的小毛病對整個芯片來說是致命的，所以編輯好的版圖中要不時地進行設計規(guī)則檢查。運行DRC，程序就按照Diva規(guī)則檢查文件運行，發(fā)現(xiàn)錯誤時，會在錯誤的地方做出標記（mark）,并且做出解釋（explain）。設計者就可以根據(jù)提示來進行修改。需要注意的是，DRC要在畫圖過程中經(jīng)常進行，及時發(fā)現(xiàn)問題及時修改，不要等到版圖基本完成后在做，這時再出現(xiàn)的錯誤往往很難修改，因為各個器件的位置已經(jīng)相對固定，對于電路一處的改動往往牽連到多個相鄰的器件，從而造成更多的問題。執(zhí)行完DRC出現(xiàn)了以下的提示框:還要通過LVS（LayoutVersusSchematic）驗證。同時，編輯好的版圖通過寄生參數(shù)提取程序來提取出電路的寄生參數(shù)，電路仿真程序可以調(diào)用這個數(shù)據(jù)來進行后模擬。執(zhí)行DRC程序，對每個單元版圖進行設計規(guī)則檢查，并修改錯處。在畫版圖的過程中根據(jù)提示框的內(nèi)容可以知道執(zhí)行DRC程序沒有發(fā)現(xiàn)版圖設計規(guī)則錯誤，可以轉(zhuǎn)入下一階段的版圖驗證工作。圖4十進制同步計數(shù)器計數(shù)存器版圖圖5DRC結果報告6LVS（版圖與原理圖的對比）編輯好的版圖通過了設計規(guī)則的檢查后，有可能還有錯誤，這些錯誤不是由于違反了設計規(guī)則，而是可能與實際線路圖不一致。版圖中少連了一根鋁線這樣的小毛病對整個芯片來說是致命的，所以編輯好的版圖還要通過LVS（LayoutVersusSchematic）驗證。在電路方面的錯誤，要用到Tanner提供的另外兩種功能：Extract和LVS。首先執(zhí)行EXT程序，對版圖進行包括電路拓撲結構、元件及其參數(shù)的提取。設計規(guī)則檢查只檢驗幾何圖形的正確與否。Extract是系統(tǒng)根據(jù)版圖和工藝文件提取版圖的電路特性，也就是“認出”版圖代表什么電路器件，NMOS或是PMOS，還是其他。電路提取后的版圖作為單元的另外一種試圖（Extracted）保存下來。接著，執(zhí)行LVS程序，將提取出的版圖與電路圖進行對照，并進行修改直到版圖和電路圖完全一致。LVS就是把Extracted與單元的另外一種視圖schematic比較，檢查版圖實現(xiàn)的電路是否有錯。結果如下：圖6十進制同步計數(shù)器LVS結果7設計心得體會從TANNER電路原理圖設計，仿真到版圖設計以及版圖驗證，做了一次全定制電路設計流程，得到充分鍛煉。組合邏輯電路設計就是在給定邏輯功能及要求的條件下，通過多方面的設計方法，得到滿足功能要求，而且是最簡單的邏輯電路。在版圖設計方面，關于layout布局布線經(jīng)驗總結：（一）布局前的準備1.查看捕捉點設置是否正確。2.Cell名稱不能以數(shù)字開頭。否則無法做DRACULA檢查。3.布局前考慮好出PIN的方向和位置4布局前分析電路，完成同一功能的MOS管畫在一起。5.對兩層金屬走向預先訂好。一個圖中柵的走向盡量一致，不要有橫有豎。6.對pin分類,vdd,vddx注意不要混淆,不同電位(襯底接不同電壓)的n井分開.混合信號的電路尤其注意這點。（二）布局時注意事項1.DEVICE的個數(shù)是否和原理圖一至(有并聯(lián)的管子時注意)；各DEVICE的尺寸是否和原理圖一至。一般在拿到原理圖之后，會對布局有大概的規(guī)劃，先畫DEVICE，(DIVECE之間不必用最小間距,根據(jù)經(jīng)驗考慮連線空間留出空隙)再連線。畫DEVICE后從EXTRACTED中看參數(shù)檢驗對錯。對每個device器件的各端從什么方向,什么位置與其他物體連線必須先有考慮(與經(jīng)驗及floorplan的水平有關)。2.如果一個cell調(diào)用其它cell，被調(diào)用的cell的vssx,vddx,vssb,vddb如果沒有和外層cell連起來，要打上PIN,否則通不過diva檢查.盡量在布局低層cell時就連起來。3.盡量用最上層金屬接出PIN。4.接出去的線拉到cell邊緣,布局時記得留出走線空間。4.金屬連線不宜過長。5.小尺寸的mos管孔可以少打一點。6.LABEL標識元件時不要用y0層，mapfile不認。7.柵上的孔最好打在柵的中間位置。8.Contact面積允許的情況下,能打越多越好,尤其是input/output部分,因為電流較大.但如果contact阻值遠大于diffusion則不適用.傳導線越寬越好,因為可以減少電阻值,但也增加了電容值。9.金屬連接孔可以嵌在diffusion的孔中間。10.兩段金屬連接處重疊的地方注意金屬線最小寬度。11.連線接頭處一定要重疊，畫的時候?qū)⒃搮^(qū)域放大可避免此錯誤。12.擺放各個小CEL