實(shí)驗(yàn)七 100進(jìn)制計(jì)數(shù)器設(shè)計(jì)

實(shí)驗(yàn)七100進(jìn)制計(jì)數(shù)器設(shè)計(jì)實(shí)驗(yàn)報(bào)告一、實(shí)驗(yàn)要求1、GW48實(shí)驗(yàn)箱；2、用層次設(shè)計(jì)方式設(shè)計(jì)100進(jìn)制計(jì)數(shù)器，并進(jìn)行編譯、仿真、下載；3、總結(jié)實(shí)驗(yàn)步驟和實(shí)驗(yàn)結(jié)果。二、實(shí)驗(yàn)內(nèi)容 在數(shù)字系統(tǒng)中，計(jì)數(shù)器不僅能記錄輸入時(shí)鐘脈沖的個(gè)數(shù)，還可以實(shí)現(xiàn)分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖和脈沖序列等。常用的計(jì)數(shù)器包括加法計(jì)數(shù)器、減法計(jì)數(shù)器和加減可逆計(jì)數(shù)器。 用層次化設(shè)計(jì)方法設(shè)計(jì)一個(gè)可控的100進(jìn)制計(jì)數(shù)器的計(jì)數(shù)、譯碼電路，（1）計(jì)數(shù)器的時(shí)鐘輸入信號(hào)為1s（2）計(jì)數(shù)器的功能是從0到99計(jì)數(shù)，輸出顯示采用8421BCD碼的編碼方式。（3）有一個(gè)復(fù)位端clr和兩個(gè)控制端plus和minus，在這些控制信號(hào)的作用下（如下表所示），計(jì)數(shù)器具有復(fù)位、增或減計(jì)數(shù)、暫停功能。ClrPlusMinus功能0XX復(fù)位為0110遞增計(jì)數(shù)101遞減計(jì)數(shù)111暫停計(jì)數(shù)這里作為的層次設(shè)計(jì)方法是指“Top-Down”的設(shè)計(jì)方法，它能夠把復(fù)雜的設(shè)計(jì)分解為許多簡(jiǎn)單的邏輯來(lái)實(shí)現(xiàn)。本例中可分為兩個(gè)子模塊，一個(gè)是計(jì)數(shù)模塊，一個(gè)是譯碼模塊，由頂層模塊將兩個(gè)子模塊組合起來(lái)。 多層次結(jié)構(gòu)電路的描述既可以采用文本方式，也可以用圖形和文本混合設(shè)計(jì)的方式，這里我們采用文本方式。（1）計(jì)數(shù)器模塊設(shè)計(jì)Modulezdws(q,clk,clr,plus,minus);inputclk,clr,plus,minus;output[7:0]q;reg[7:0]q;always@(posedgeclkornegedgeclr) begin if(!clr)q<=8'h00; else case({plus,minus}) 2'b10:begin//遞增 if(q[3:0]==4'd9) begin q[3:0]<=4'd0; if(q[7:4]==9)q[7:4]=4'd0; elseq[7:4]<=q[7:4]+1'b1; end elseq[3:0]<=q[3:0]+1'b1; end 2'b01:begin//遞減 if(q[3:0]==4'd0) begin q[3:0]<=4'd9; if(q[7:4]==0)q[7:4]=4'd9; elseq[7:4]<=q[7:4]-1'b1; end elseq[3:0]<=q[3:0]-1'b1; end 2'b11:q<=q;//暫停 default:q<=4'bx; endcase endendmodule（2）譯碼電路模塊moduleBCD(in,out);output[6:0]out;input[3:0]in;reg[6:0]out;always@(in)begincase(in)4'd0:out=7'b1111110;4'd1:out=7'b0110000;4'd2:out=7'b1101101;4'd3:out=7'b1111001;4'd4:out=7'b0110011;4'd5:out=7'b1011011;4'd6:out=7'b1011111;4'd7:out=7'b1110000;4'd8:out=7'b1111111;4'd9:out=7'b1111011;default:out=7'bx;endcaseendendmodule（3）頂層電路模塊moduletop(out1,out2,clk,clr,plus,minus);output[6:0]out1,out2;inputclk,clr,plus,minus;wire[7:0]qout;zdwsu1(qout,clk,clr,plus,minus);//模塊調(diào)用，端口采用位置對(duì)應(yīng)調(diào)用法bcdu2(qout[7:4],out1);bcdu3(qout[3:0],out2);endmodule硬件邏輯驗(yàn)證：選擇實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.6.可取實(shí)驗(yàn)電路結(jié)構(gòu)圖的PIO40~PIO46接out1[6..0],PIO32~PIO38接out2[6..0],CLOCK0接clk，PIO13接clr（鍵8），PIO12接plus（鍵7），PIO11接minus（鍵6）。三、實(shí)驗(yàn)步驟1、實(shí)驗(yàn)源程序2、編譯3、芯片選擇及仿真1）芯片選擇2）仿真結(jié)果BCD模塊仿真：top模塊仿真：通過(guò)仿真，知結(jié)果正確，可以進(jìn)行引腳鎖定及下載4、選擇電路模式并引腳鎖定1）電路模式NO.62）引腳鎖定NodeI/O接口引腳號(hào)NodeI/O接口引腳號(hào)ClkCLOCK254Out15PIO4188ClrPIO1327Out16PIO4087MinusPIO1123Out20PIO3883PlusPIO1226Out21PIO3782Out10PIO4695Out22PIO3681Out11PIO4592Out23PIO3580Out12PIO4491Out24PIO3479Out13PIO4390Out25PIO3378Out14PIO4289Out26PIO32735、下載成功！實(shí)驗(yàn)完成四、實(shí)驗(yàn)結(jié)果選擇實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.6.可取實(shí)驗(yàn)電路結(jié)構(gòu)圖的PIO40