數(shù)電第4章組合邏輯電路

第四章組合邏輯電路4.1組合邏輯電路的分析

4.2組合邏輯電路的設(shè)計(jì)4.3常用中規(guī)模組合邏輯部件的原理和應(yīng)用

4.4組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)數(shù)字電路可分為組合邏輯電路和時(shí)序邏輯電路兩大類(lèi)。本章討論組合邏輯電路，時(shí)序邏輯電路將在以后討論。組合邏輯電路即電路的輸出信號(hào)只是該時(shí)刻輸入信號(hào)的函數(shù)，與該時(shí)刻以前的輸入狀態(tài)無(wú)關(guān)。這種電路無(wú)記憶功能，無(wú)反饋回路，其方框圖如圖4-1所示。圖4-1組合邏輯方框圖組合邏輯電路有n個(gè)輸入端，m個(gè)輸出端，可用下列邏輯函數(shù)來(lái)描述輸出和輸入的關(guān)系：

Z1=f1(X1,X2，…，Xn-1,

Xn)

Z2=f2(X1,X2，…，Xn-1,

Xn)

Zm-1=fm-1(X1,X2，…，Xn-1,

Xn)

Zm=fm(X1,X2，…，Xn-1,Xn)由于輸入只有0、1兩種狀態(tài)，因此n個(gè)輸入量有2n種輸入狀態(tài)的組合，若把每種輸入狀態(tài)組合下的輸出狀態(tài)列出來(lái)，就形成了描述組合邏輯電路的真值表。在實(shí)際工作中，我們會(huì)碰到兩種情況：邏輯電路分析和邏輯電路設(shè)計(jì)。

1.邏輯電路的分析邏輯電路的分析，就是對(duì)已知的邏輯電路，用邏輯函數(shù)來(lái)描述，并以此列出它的真值表，確定其功能。在進(jìn)行產(chǎn)品仿制和維修數(shù)字設(shè)備時(shí)，分析過(guò)程顯然是十分重要的。同時(shí)，通過(guò)邏輯分析，還可發(fā)現(xiàn)原設(shè)計(jì)的不足之處，然后加以改進(jìn)。

2.邏輯電路的設(shè)計(jì)邏輯電路設(shè)計(jì)又稱(chēng)為邏輯電路綜合。其任務(wù)是，根據(jù)實(shí)際中提出的邏輯功能，設(shè)計(jì)出實(shí)現(xiàn)該邏輯功能的電路。組合邏輯電路的分析過(guò)程如下：

(1)由給定的邏輯電路圖，寫(xiě)出輸出端的邏輯表達(dá)式；

(2)列出真值表；

(3)從真值表概括出邏輯功能；

(4)對(duì)原電路進(jìn)行改進(jìn)設(shè)計(jì)，尋找最佳方案(這一步不一定都要進(jìn)行)。4.1組合邏輯電路的分析例1

已知邏輯電路如圖4-2所示，分析其功能。圖4–2例1邏輯圖解第一步：寫(xiě)出邏輯表達(dá)式。由前級(jí)到后級(jí)寫(xiě)出各個(gè)門(mén)的輸出函數(shù)(反過(guò)來(lái)寫(xiě)也可以)。第二步：列出真值表。如表4-1所示。第三步：邏輯功能描述。第四步：檢驗(yàn)該電路設(shè)計(jì)是否最簡(jiǎn)，并改進(jìn)。表4–1例1真值表ABCABACBCF00000101001110010111011100000011000001010001000100010111例2

分析圖4-3所示電路的邏輯功能。圖4–3例2邏輯圖解第一步：寫(xiě)出函數(shù)表達(dá)式。第二步：列真值表。真值表如表4-2所示。第三步：功能描述。由真值表可看出，這就是一個(gè)二變量的異或電路。第四步：改進(jìn)設(shè)計(jì)?？ㄖZ圖如圖4-4所示。由重新化簡(jiǎn)看出，原電路設(shè)計(jì)不合理，應(yīng)改進(jìn)，用一個(gè)異或門(mén)即可。表4–2例2真值表

ABCABCABCABCBCF0000010100111001011101110000001000100000010000000100000001100110圖4–4例2化簡(jiǎn)后重新設(shè)計(jì)邏輯圖例3

分析圖4-5所示電路。圖4–5例3圖解由圖可得由式(1)和式(2)列出真值表如表4-3所示。由真值表可看出這是兩個(gè)一位二進(jìn)制的加法電路。A為被加數(shù)，B為加數(shù)，Ci為低位向本位的進(jìn)位位。S為三位相加的和數(shù)，Ci+1是本位向高位的進(jìn)位位。該電路又稱(chēng)為全加器。表4–3例3真值表

ABCiSCi+100000101001110010111011101101001000101114.2組合邏輯電路的設(shè)計(jì)電路設(shè)計(jì)的任務(wù)就是根據(jù)功能設(shè)計(jì)電路。一般按如下步驟進(jìn)行：

(1)將文字描述的邏輯命題變換為真值表，這是十分重要的一步。作出真值表前要仔細(xì)分析解決邏輯問(wèn)題的條件，作出輸入、輸出變量的邏輯規(guī)定，然后列出真值表。

(2)進(jìn)行函數(shù)化簡(jiǎn)，化簡(jiǎn)形式應(yīng)依據(jù)選擇什么門(mén)而定。

(3)根據(jù)化簡(jiǎn)結(jié)果和選定的門(mén)電路，畫(huà)出邏輯電路。

例4

設(shè)計(jì)三變量表決器，其中A具有否決權(quán)。

解第一步：列出真值表。設(shè)A、B、C分別代表參加表決的邏輯變量，F(xiàn)為表決結(jié)果。對(duì)于變量我們作如下規(guī)定：A、B、C為1表示贊成，為0表示反對(duì)。F=1表示通過(guò)，F(xiàn)=0表示被否決。真值表如表4-4所示。第二步：函數(shù)化簡(jiǎn)。我們選用與非門(mén)來(lái)實(shí)現(xiàn)。畫(huà)出卡諾圖，其化簡(jiǎn)過(guò)程如圖4-6(a)所示，邏輯電路如圖4-6(b)所示。圖4–6例4化簡(jiǎn)過(guò)程及邏輯圖表

4–4例4真值表

ABCF00001111001100110101010100000111

例5

設(shè)計(jì)一個(gè)組合電路，將8421BCD碼變換為余3代碼。

解這是一個(gè)碼制變換問(wèn)題。由于均是BCD碼，故輸入輸出均為四個(gè)端點(diǎn)，其框圖如圖4-7所示。按兩種碼的編碼關(guān)系，得真值表如表4-5所示。圖4–7碼制變換電路框圖表4–58421BCD碼變換為余3代碼真值

由于8421BCD碼不會(huì)出現(xiàn)1010~1111這六種狀態(tài)，故當(dāng)輸入出現(xiàn)這六種狀態(tài)時(shí)，輸出視為無(wú)關(guān)項(xiàng)?；?jiǎn)過(guò)程如圖4-8所示。圖4-9是轉(zhuǎn)換電路的邏輯圖，化簡(jiǎn)函數(shù)為：圖4–8例5化簡(jiǎn)過(guò)程圖4–9例5邏輯圖4.3常用中規(guī)模組合邏輯部件的原理和應(yīng)用表4–6集成電路的劃分4.3.1半加器與全加器1.半加器設(shè)計(jì)不考慮低位來(lái)的進(jìn)位的加法，稱(chēng)為半加。最低位的加法就是半加。完成半加功能的電路為半加器。半加器有兩個(gè)輸入端，分別為加數(shù)A和被加數(shù)B；輸出也是兩個(gè)，分別為和數(shù)S和向高位的進(jìn)位位Ci+1。其方框圖如圖410所示，真值表如表4-7所示。從真值表可得函數(shù)表達(dá)式圖4–10半加器框圖表4–7半加器真值表

ABSCi+10001101100101001圖4–11半加器邏輯圖2.全加器設(shè)計(jì)除了最低位，其它位的加法需考慮低位向本位的進(jìn)位?？紤]低位來(lái)的進(jìn)位位的加法稱(chēng)為全加。完成全加功能的電路稱(chēng)為全加器，它具有三個(gè)輸入端和兩個(gè)輸出端。其方框圖和真值表分別如圖4-12、表4-8所示。圖4-12全加器框圖表4–8全加器真值表

Ai

Bi

Ci-1Si

Ci+10000010100111001001101110010100110010111函數(shù)變換過(guò)程如下：由Si、C

i+1式組成的邏輯電路如圖4-13所示。為獲得與或非表達(dá)式，我們先求出和，然后求反即得與或非表達(dá)式。其邏輯圖如圖4-14所示。圖4–13用異或門(mén)構(gòu)成全加器圖4–14用與或非門(mén)組成全加器3.多位二進(jìn)制加法

1)串行進(jìn)位。如圖4－15所示為四位串行進(jìn)位加法器。每一位的進(jìn)位送給下一位的進(jìn)位輸入端(圖中CI為進(jìn)位輸入端，CO為進(jìn)位輸出端)。高位的加法運(yùn)算，必須等到低位的加法運(yùn)算完成之后才能正確進(jìn)位。這種進(jìn)位方式稱(chēng)為串行進(jìn)位。這種全加器邏輯電路比較簡(jiǎn)單，但運(yùn)算速度較慢，主要在一些中低速數(shù)字設(shè)備中采用。圖4–15四位串行進(jìn)位加法器*2)超前進(jìn)位。前面我們已經(jīng)得到全加器的表達(dá)式為令Gi=AiBi稱(chēng)為進(jìn)位產(chǎn)生函數(shù)，Pi=Ai

Bi稱(chēng)為進(jìn)位傳輸函數(shù)。將其代入Si,Ci表達(dá)式中得遞推公式這樣可得各位進(jìn)位信號(hào)的邏輯表達(dá)式如下：據(jù)此概念構(gòu)成的集成四位加法器74LS283的邏輯圖和引腳圖如圖4－16所示。圖4–1674LS283邏輯圖與引腳圖(a)邏輯圖；(b)引腳圖圖4-16中S0~S3表達(dá)式可經(jīng)變換化簡(jiǎn)而得，以S1為例，圖4-1774LS182邏輯圖及引腳圖(a)邏輯圖；(b)引腳圖4.全加器的應(yīng)用

例6

試用全加器構(gòu)成二進(jìn)制減法器。

解利用“加補(bǔ)”的概念，即可將減法用加法來(lái)實(shí)現(xiàn)，圖4-18即為全加器完成減法功能的電路。圖4–18全加器實(shí)現(xiàn)二進(jìn)制減法電路

例7

試用全加器完成二進(jìn)制的乘法功能。解以?xún)蓚€(gè)二進(jìn)制數(shù)相乘為例。乘法算式如下：圖4–19利用全加器實(shí)現(xiàn)二進(jìn)制的乘法例8

試用四位全加器構(gòu)成一位8421碼的加法電路。

解兩個(gè)8421碼相加，其和仍應(yīng)為8421碼，如不是8421碼則結(jié)果錯(cuò)誤。如產(chǎn)生錯(cuò)誤的原因是8421BCD碼為十進(jìn)制，逢十進(jìn)一，而四位二進(jìn)制是逢十六進(jìn)一，二者進(jìn)位關(guān)系不同，當(dāng)和數(shù)大于9時(shí)，8421BCD應(yīng)產(chǎn)生進(jìn)位，而十六進(jìn)制還不可能產(chǎn)生進(jìn)位。為此，應(yīng)對(duì)結(jié)果進(jìn)行修正。當(dāng)運(yùn)算結(jié)果小于等于9時(shí)，不需修正或加“0”，但當(dāng)結(jié)果大于9時(shí)，應(yīng)修正讓其產(chǎn)生一個(gè)進(jìn)位，加0110即可。如上述后兩種情況：故修正電路應(yīng)含一個(gè)判9電路，當(dāng)和數(shù)大于9時(shí)對(duì)結(jié)果加0110，小于等于9時(shí)加0000。除了上述大于9時(shí)的情況外，如相加結(jié)果產(chǎn)生了進(jìn)位位，其結(jié)果必定大于9，所以大于

9的條件為圖4–20大于9的化簡(jiǎn)圖4–21一位8421BCD碼加法器電路圖

例9

試采用四位全加器完成8421BCD碼到余3代碼的轉(zhuǎn)換。

解由于8421BCD碼加0011即為余3代碼，所以其轉(zhuǎn)換電路就是一個(gè)加法電路，如圖4-22所示。圖4-22用全加器構(gòu)成8421BCD碼到余3代碼的轉(zhuǎn)換電路

例10

用全加器實(shí)現(xiàn)BCD/B的變換。解現(xiàn)以?xún)晌?421BCD碼轉(zhuǎn)換為二進(jìn)制碼為例，設(shè)十位數(shù)的8421BCD碼為B80,B40,B20,B10，個(gè)位數(shù)的BCD碼為B8,B4,B2,B1，則兩位十進(jìn)制數(shù)的8421BCD碼為式中B為二進(jìn)制的數(shù)符(0，1)；下標(biāo)為權(quán)值。將上式按權(quán)展開(kāi)，則為找出與二進(jìn)制數(shù)的關(guān)系將上式整理得考慮低位相加時(shí)會(huì)向高位產(chǎn)生進(jìn)位位，2#+n前的系數(shù)有如下關(guān)系：其中：D0=B1

D1=B10+B2 產(chǎn)生進(jìn)位位C1D2=B20+B4+C1 產(chǎn)生進(jìn)位位C2D3=B40+B10+B8+C2 產(chǎn)生進(jìn)位位產(chǎn)生進(jìn)位位產(chǎn)生進(jìn)位位圖4–23用兩個(gè)四位全加器組成兩位BCD轉(zhuǎn) 換為二進(jìn)制代碼的電路圖4.3.2編碼器與譯碼器

一位二進(jìn)制數(shù)可表示“0”和“1”兩種狀態(tài)，n位二進(jìn)制數(shù)則有2n種狀態(tài)。2n種狀態(tài)能表示2n個(gè)數(shù)據(jù)和信息。編碼就是對(duì)2n種狀態(tài)進(jìn)行人為的數(shù)值指定，給每一種狀態(tài)指定一個(gè)具體的數(shù)值。對(duì)于二進(jìn)制來(lái)說(shuō)，最常用的是自然二進(jìn)制編碼，因?yàn)樗幸欢ǖ囊?guī)律性，便于記憶，同時(shí)也有利于電路的連接。

例11

把0，1，2，…，7這八個(gè)數(shù)編成二進(jìn)制代碼，其框圖如圖4-24所示。圖4–24三位二進(jìn)制編碼方框圖

解顯然這就是三位二進(jìn)制編碼器。首先，確定編碼矩陣和編碼表，分別如圖4-25和表4-9所示。圖4–25三位二進(jìn)制代碼編碼矩陣表4–9三位二進(jìn)制編碼表自然數(shù)N二進(jìn)制代碼ABC01234567000001010011100101110111然后,由編碼表列出二進(jìn)制代碼每一位的邏輯表達(dá)式,如下所示：

A=4+5+6+7B=2+3+6+7C=1+3+5+7圖4–26三位二進(jìn)制編碼器例12

將十進(jìn)制數(shù)0，1，2，…，9編為8421BCD碼。解10個(gè)數(shù)要求用四位二進(jìn)制數(shù)表示。圖4–278421BCD編碼矩陣自然數(shù)N二進(jìn)制代碼ABCD01234567890000000100100011010001010110011110001001表4-108421BCD編碼表

各輸出端函數(shù)表示式：圖4–288421BCD碼編碼器圖4–298-3優(yōu)先編碼器由圖4-29可寫(xiě)出該電路的輸出函數(shù)的邏輯表達(dá)式：如S在位置6，即接地，則其它均屬高電位，故ABCD=0110。表4–11優(yōu)先編碼器的功能表

圖4–30兩片8-3優(yōu)先編碼器擴(kuò)展為16-4優(yōu)先編碼器的連接圖2.譯碼器及其應(yīng)用1)二進(jìn)制譯碼器——變量譯碼器。二進(jìn)制譯碼器是最簡(jiǎn)單的一種譯碼器，我們以三位二進(jìn)制譯碼電路為例。三位二進(jìn)制的譯碼矩陣和譯碼表分別如圖4-31和表4-12所示。圖4–31三位二進(jìn)制譯碼矩陣表4–12譯碼表ABC000001010011100101110111自然數(shù)N01234567由于每個(gè)方格都由一個(gè)數(shù)據(jù)占有，沒(méi)有多余狀態(tài)，所以將每個(gè)方格自行圈起來(lái)即可。此時(shí)每個(gè)譯碼函數(shù)都由一個(gè)最小項(xiàng)組成。即圖4–32三位二進(jìn)制碼譯碼器(2)十進(jìn)制譯碼器。圖4–338421BCD碼譯碼矩陣由此圖可得如下譯碼關(guān)系：其譯碼電路如圖4-34所示。圖4–348421BCD碼譯碼器

3)集成譯碼器。集成譯碼器與前面講述的譯碼器工作原理一樣，但考慮集成電路的特點(diǎn)，有以下幾個(gè)問(wèn)題。

(1)為了減輕信號(hào)的負(fù)載，故集成電路輸入一般都采用緩沖級(jí)，這樣外界信號(hào)只驅(qū)動(dòng)一個(gè)門(mén)。

(2)為了降低功率損耗，譯碼器的輸出端常常是反碼輸出，即輸出低電位有效。

(3)為了便于擴(kuò)大功能，增加了一些功能端，如使能端等。圖4-35集成3-8譯碼器(74LS138)的電路圖和邏輯符號(hào)表4–13功能表圖4-363-8譯碼器擴(kuò)大為4-16譯碼器當(dāng)D=1時(shí)，(Ⅰ)片禁止，(Ⅱ)片工作，輸出由(Ⅱ)片決定，其關(guān)系如下：

(4)數(shù)字顯示譯碼驅(qū)動(dòng)電路。數(shù)字顯示譯碼器是不同于上述譯碼器的另一種譯碼。它是用來(lái)驅(qū)動(dòng)數(shù)碼管的MSI。數(shù)碼管根據(jù)發(fā)光段數(shù)分為七段數(shù)碼管和八段數(shù)碼管，發(fā)光段可以用熒光材料(稱(chēng)為熒光數(shù)碼管)或是發(fā)光二極管(稱(chēng)為L(zhǎng)ED數(shù)碼管)，或是液晶(稱(chēng)為L(zhǎng)CD數(shù)碼管)。通過(guò)它，可以將BCD碼變成十進(jìn)制數(shù)字，并在數(shù)碼管上顯示出來(lái)。在數(shù)字式儀表、數(shù)控設(shè)備和微型計(jì)算機(jī)中是不可缺少的人機(jī)聯(lián)系手段。七段數(shù)碼管所顯示的數(shù)字如圖4-37所示。為了鑒別輸入情況，當(dāng)輸入碼大于9時(shí)，仍使數(shù)碼管顯示一定圖形。圖4–37七段數(shù)碼管(1)半導(dǎo)體發(fā)光二極管。圖4–38LED數(shù)碼管圖4–39發(fā)光二極管的伏安特性和驅(qū)動(dòng)電路(a)伏安特性；(b)集成與非門(mén)驅(qū)動(dòng)電路圖4-40LED的兩種接法(a)共陽(yáng)極；(b)共陰極(2)液晶顯示器件。液晶顯示器件是一種新型的平板薄型顯示器件。由于它所需驅(qū)動(dòng)電壓低，工作電流非常小，配合CMOS電路可以組成微功耗系統(tǒng)，故廣泛地用于電子鐘表、電子計(jì)算器以及儀器儀表中。

(3)顯示譯碼器。顯示譯碼器。顯示譯碼器的設(shè)計(jì)首先要考慮到顯示的字形。我們用驅(qū)動(dòng)七段發(fā)光二極管的例子說(shuō)明設(shè)計(jì)顯示譯碼器的過(guò)程。圖441是其輸入輸出示意圖。它具有四個(gè)輸入端(一般是8421BCD碼)，七個(gè)輸出端。設(shè)計(jì)這樣的譯碼器時(shí)，對(duì)于每個(gè)輸出變量，均應(yīng)作出其真值表，再用卡諾圖進(jìn)行化簡(jiǎn)。七段顯示譯碼器的真值表如表4－14所示，此表是采用共陽(yáng)極數(shù)碼管，對(duì)應(yīng)極為低電平時(shí)亮，高電平時(shí)滅。根據(jù)真值表我們可以得到各段的最簡(jiǎn)表達(dá)式，以a段為例，如圖442所示進(jìn)行化簡(jiǎn)。圖4–41七段顯示譯碼器框圖圖4–42a段的化簡(jiǎn)表4–14真值表同理可得集成時(shí)為了擴(kuò)大功能，增加熄滅輸入信號(hào)BI、燈測(cè)試信號(hào)LT、滅“0”輸入RBI和滅“0”輸出RBO。其功能介紹如下：

BI：當(dāng)BI=0時(shí)，不管其它輸入端狀態(tài)如何，七段數(shù)碼管均處于熄滅狀態(tài)，不顯示數(shù)字。

LT：當(dāng)BI=1，LT=0時(shí)，不管輸入DCBA狀態(tài)如何，七段均發(fā)亮，顯示“8”。它主要用來(lái)檢測(cè)數(shù)碼管是否損壞。

RBI:當(dāng)BI=LT=1，RBI=0時(shí)，輸入DCBA為0000，各段均熄滅，不顯示“0”。而DCBA為其它各種組合時(shí)，正常顯示。它主要用來(lái)熄滅無(wú)效的前零和后零。如0093.2300，顯然前兩個(gè)零和后兩個(gè)零均無(wú)效，則可使用RBI使之熄滅，顯示93.23。

RBO：當(dāng)本位的“0”熄滅時(shí)，RBO=0，在多位顯示系統(tǒng)中，它與下一位的RBI相連，通知下位如果是零也可熄滅。圖4–43集成數(shù)字顯示譯碼器74LS48

(5)譯碼器的應(yīng)用。譯碼器除了用來(lái)驅(qū)動(dòng)各種顯示器件外，還可實(shí)現(xiàn)存貯系統(tǒng)和其它數(shù)字系統(tǒng)的地址譯碼、組成脈沖分配器、程序計(jì)數(shù)器、代碼轉(zhuǎn)換和邏輯函數(shù)發(fā)生器等。由變量譯碼器可知，它的輸出端就表示一項(xiàng)最小項(xiàng)，而邏輯函數(shù)可以用最小項(xiàng)表示，利用這個(gè)特點(diǎn)，可以實(shí)現(xiàn)組合邏輯電路的設(shè)計(jì)，而不需要經(jīng)過(guò)化簡(jiǎn)過(guò)程。例13

用譯碼器設(shè)計(jì)兩個(gè)一位二進(jìn)制數(shù)的全加器。解由表4-8(全加器真值表)可得圖4–44用3-8譯碼器組成全加器

例14

用4-10譯碼器(8421BCD碼譯碼器)實(shí)現(xiàn)單“1”檢測(cè)電路。解單“1”檢測(cè)的函數(shù)式為圖4–45單“1”檢測(cè)電路圖4–46數(shù)據(jù)分配器方框圖和開(kāi)關(guān)比擬圖圖4–47用74LS138組成八路分配器圖4–48譯碼器作為其它芯片的片選信號(hào)4.3.3數(shù)據(jù)選擇器及多路分配器圖4–49數(shù)據(jù)選擇器框圖及開(kāi)關(guān)比擬圖(a)數(shù)據(jù)選擇器邏輯符號(hào)；(b)單刀多路開(kāi)關(guān)比擬數(shù)據(jù)選擇器1.數(shù)據(jù)選擇器圖4–50四選一MUX由圖4-50(b)可寫(xiě)出四選一數(shù)據(jù)選擇的輸出邏輯表達(dá)式：表4–15功能表地址選通數(shù)據(jù)輸出A1

A0EDF××0001101110000×D0~D3D0~D3D0~D3D0~D30D0D1D2D3集成數(shù)據(jù)選擇器有如下幾種：(1)二位四選一數(shù)據(jù)選擇器74LS153；(2)四位二選一數(shù)據(jù)選擇器74LS150；(3)八選一數(shù)據(jù)選擇器74LS151；(4)十六選一數(shù)據(jù)選擇器74LS150。例15將四選一數(shù)據(jù)選擇器擴(kuò)為八選一數(shù)據(jù)選擇器。

解用二片四選一和一個(gè)反相器、一個(gè)或門(mén)即可。如圖4-51所示，第三個(gè)地址端A2直接接到Ⅰ的使能端，通過(guò)反相器接到Ⅱ的使能端。當(dāng)A2=0時(shí)，Ⅰ選中，Ⅱ禁止。F輸出F1，即從D0~D3中選一路輸出；當(dāng)A2=1時(shí)，Ⅰ禁止，Ⅱ選中。F輸出F2,即從D4~D7

中選一路輸出。這一過(guò)程可由下表列出：圖4–51四選一擴(kuò)展為八選一例16

將四選一數(shù)據(jù)選擇器擴(kuò)大為十六選一數(shù)據(jù)選擇器。解由于十六選一有十六個(gè)數(shù)據(jù)輸入端，因此至少應(yīng)該有四片四選一數(shù)據(jù)選擇器，利用使能端作為片選端。片選信號(hào)由譯碼器輸出端供給。十六選一應(yīng)該有四個(gè)地址端，高兩位作為譯碼器的變量輸入，低兩位作為四選一數(shù)據(jù)選擇器的地址端。電路連接如圖4-52所示。當(dāng)A3A2為00時(shí)，選中Ⅰ片，輸出F為D0~D3;當(dāng)A3A2為01時(shí)，選中Ⅱ片，輸出F為D4~D7;當(dāng)A3A2為10時(shí)，選中Ⅲ片，輸出F為D8~D11；當(dāng)A3A2為11時(shí)，選中Ⅳ片，輸出F為D12~D15。圖4–52四選一擴(kuò)大為十六選一

(2)不用使能端進(jìn)行擴(kuò)展。不用使能端進(jìn)行擴(kuò)展。圖4－53(a)、(b)分別是四選一擴(kuò)為八選一和四選一擴(kuò)為十六選一的方法。其工作過(guò)程由讀者自行分析。這里要說(shuō)明的是：高地址變量接到輸出數(shù)據(jù)選擇器的地址端；低地址變量接到輸入數(shù)據(jù)選擇器的地址端。圖4-53不用使能端且采用二級(jí)級(jí)聯(lián)擴(kuò)展數(shù)據(jù)選擇器(a)四選一擴(kuò)為八選一；(b)四選一擴(kuò)為十六選一2.數(shù)據(jù)選擇器的應(yīng)用(1)代數(shù)法。由上述四選一數(shù)據(jù)選擇器的輸出公式(mi為A1,A0組成的最小項(xiàng))

例17

用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)二變量異或表示式。

解二變量異或表示式為F000110110110D0D1D2D3表4–16真值表

圖4–54例17圖

例18

用數(shù)據(jù)選擇器實(shí)現(xiàn)三變量多數(shù)表決器。三變量多數(shù)表決器真值表及八選一數(shù)據(jù)選擇器功能如表4-17所示。則A2A1A0FDi00000101001110010111011100010111D0D1D2D3D4D5D6D7表4–17真值表

與四選一方程對(duì)比由公式確定Di如下：為使F′=F則令圖4–55例18電路連接圖

2)卡諾圖法此法比較直觀且簡(jiǎn)便，其方法是：首先選定地址變量；然后在卡諾圖上確定地址變量控制范圍，即輸入數(shù)據(jù)區(qū)；最后由數(shù)據(jù)區(qū)確定每一數(shù)據(jù)輸入端的連接。

例19

用卡諾圖完成例18。

解由真值表得卡諾圖如圖4-56所示，選定A2A1為地址變量。在控制范圍內(nèi)求得Di數(shù)：D0=0,D1=A0,D2=A0,D3=1。結(jié)果與代數(shù)法所得結(jié)果相同。圖4–56卡諾圖確定例18Di端

例20

用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)如下邏輯函數(shù)：

F(ABCD)=∑(0，1,5,6,7,9,10,14,15)

解選地址A1A0變量為AB，則變量CD將反映在數(shù)據(jù)輸入端。如圖4-57所示。圖4–57用卡諾圖設(shè)計(jì)例20例21

運(yùn)用數(shù)據(jù)選擇器產(chǎn)生01101001序列。解利用一片八選一數(shù)據(jù)選擇器，只需D0=D3=D5=D6=0，D1=D2=D4=D7=1即可產(chǎn)生01101001序列，如圖4-58所示。圖4–58數(shù)據(jù)選擇器產(chǎn)生序列信號(hào)

例22

利用數(shù)據(jù)選擇器實(shí)現(xiàn)分時(shí)傳輸。要求用數(shù)據(jù)選擇器分時(shí)傳送四位8421BCD碼，并譯碼顯示。

解一般講，一個(gè)數(shù)碼管需要一個(gè)七段譯碼顯示器。我們利用數(shù)據(jù)選擇器組成動(dòng)態(tài)顯示，這樣若干個(gè)數(shù)據(jù)管可共用一片七段譯碼顯示器。用四片四選一，四位8421BCD如下連接：個(gè)位全送至數(shù)據(jù)選擇器的D0位，十位送D1,百位送D2,千位送D3。當(dāng)?shù)刂反a為00時(shí)，數(shù)據(jù)選擇器傳送的是8421BCD的個(gè)位。當(dāng)?shù)刂反a為01、10、11時(shí)分別傳送十位、百位、千位。經(jīng)譯碼后就分別得到個(gè)位、十位、百位、千位的七段碼。哪一個(gè)數(shù)碼管亮，受地址碼經(jīng)2-4譯碼器的輸出控制。當(dāng)A1A0=00時(shí)，Y0=0，則個(gè)位數(shù)碼管亮。其它依次類(lèi)推為十位、百位、千位數(shù)碼管亮。邏輯圖如圖4-59所示。圖4-59用數(shù)據(jù)選擇器分時(shí)傳輸組成動(dòng)態(tài)譯碼如當(dāng)A1A0=00時(shí)，DCBA=1001，譯碼器Y0=0，則個(gè)位顯示9。同理，當(dāng)A1A0=01時(shí)，DCBA=0111,Y1=0,十位顯示7。A1A0=10時(shí)，DCBA=0000,Y2=0，百位顯示0。A1A0=11時(shí)，DCBA=0011,Y3=0，千位顯示3。只要地址變量變化周期大于25次/s，人的眼睛就無(wú)明顯閃爍感。

3.多路分配器

將一路輸入分配至多路輸出，一般由譯碼器完成。4.3.4數(shù)字比較器

1.一位數(shù)字比較器將兩個(gè)一位數(shù)A和B進(jìn)行大小比較，一般有三種可能：A>B,A<B和A=B。因此比較器應(yīng)有兩個(gè)輸入端：A和B；三個(gè)輸出端：FA>B,FA<B和FA=B。假設(shè)與比較結(jié)果相符的輸出為1，不符的為0，則可列出其真值表如表4-18所示。由真值表得出各輸出邏輯表達(dá)式為圖4–60一位比較器邏輯圖輸入輸出ABF

A>BFA<BF

A=B0001011001001001001表4–18一位比較器真值表2.集成數(shù)字比較器圖4–61四位比較器74LS85引腳圖圖4–62四位比較器74LS85邏輯圖表4–1974LS85比較器功能表

(1)若A3>B3，則可以肯定A>B，這時(shí)輸出FA>B=1;若A3<B3，則可以肯定A<B,這時(shí)輸出FA<B=1。

(2)當(dāng)A3=B3時(shí)，再去比較次高位A2,B2。若A2>B2,則FA>B=1；若A2<B2，則FA<B=1。

(3)只有當(dāng)A2=B2時(shí)，再繼續(xù)比較A1,B1。

……依次類(lèi)推，直到所有的高位都相等時(shí)，才比較最低位。這種從高位開(kāi)始比較的方法要比從低位開(kāi)始比較的方法速度快。應(yīng)用“級(jí)聯(lián)輸入”端能擴(kuò)展邏輯功能。

由功能表(表4-19)的最后三行可看出,當(dāng)A3A2A1A0=B3B2B1B0時(shí)，比較的結(jié)果決定于“級(jí)聯(lián)輸入”端，這說(shuō)明：

(1)當(dāng)應(yīng)用一塊芯片來(lái)比較四位二進(jìn)制數(shù)時(shí)，應(yīng)使級(jí)聯(lián)輸入端的“A=B”端接1，“A>B”端與“A<B”端都接0，這樣就能完整地比較出三種可能的結(jié)果。

(2)若要擴(kuò)展比較位數(shù)時(shí)，可應(yīng)用級(jí)聯(lián)輸入端作片間連接。

3.集成比較器功能的擴(kuò)展

1)串聯(lián)方式擴(kuò)展例如，將兩片四位比較器擴(kuò)展為八位比較器。可以將兩片芯片串聯(lián)連接，即將低位芯片的輸出端FA>B,FA<B和FA=B