數(shù)字電路第5章組合邏輯電路

第5章組合邏輯電路5.1組合邏輯電路的分析5.2組合邏輯電路的設(shè)計5.3組合邏輯電路中的競爭冒險現(xiàn)象5.4全加器和數(shù)值比較器5.5編碼器和譯碼器5.6

數(shù)據(jù)選擇器和數(shù)據(jù)分配器器15.1組合邏輯電路分析1、組合邏輯電路：2、時序邏輯電路：電路任意時刻的輸出信號只取決于該時刻輸入信號的組合，而與信號作用前電路原來的狀態(tài)無關(guān)。（簡稱組合電路）電路任意時刻的輸出信號不僅取決于該時刻的輸入信號，而且與電路原來的狀態(tài)有關(guān)。（簡稱時序電路）無記憶功能有記憶功能數(shù)字電路的分類:二.組合邏輯電路的分析步驟：

5.1組合邏輯電路分析1、逐級寫出各輸出端的邏輯表達式；2、化簡和變換邏輯表達式；3、列出真值表；4、根據(jù)真值表或邏輯表達式，分析其功能。已知：邏輯電路，待求：邏輯功能。一.組合邏輯電路分析注意：并非每個步驟都是必須的，有時可以省略！

三、組合邏輯電路的分析舉例

例1分析如圖所示邏輯電路的功能。1.根據(jù)邏輯圖寫出輸出函數(shù)的邏輯表達式2.列寫真值表。10010110111011101001110010100000CBA001111003.確定邏輯功能：解：輸入變量的取值中有奇數(shù)個1時，L為1，否則L為0,電路具有奇校驗功能。例2

試分析下圖所示組合邏輯電路的邏輯功能。解：1、根據(jù)邏輯電路寫出各輸出端的邏輯表達式，并進行化簡和變換。X=A2、列寫真值表X=A真值表

1

1

1

0

1

1

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0

1

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1

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Z

Y

X

C

B

A000011110011110001011010這個電路邏輯功能是對輸入的二進制碼求反碼。最高位為符號位，0表示正數(shù)，1表示負數(shù)，正數(shù)的反碼與原碼相同；負數(shù)的數(shù)值部分是在原碼的基礎(chǔ)上逐位求反。3、確定電路邏輯功能真值表

1

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0

1

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1

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Z

Y

X

C

B

A000011110011110001011010例3:分析下圖邏輯電路的功能。&1&1&ABFABABABF=ABAB=AB+AB真值表ABF001010100111功能:當A、B取值相同時，輸出為1——同或電路。AB=F例4：試分析圖示電路的邏輯功能該電路稱為表決電路。（1）邏輯表達式（2）真值表（3）分析描述邏輯功能多數(shù)輸入變量為1，輸出F為1；多數(shù)輸入變量為0，輸出F為0。ABCF00000010010001111000101111011111真值表1、邏輯抽象：根據(jù)實際邏輯問題的因果關(guān)系確定輸入、輸出變量，并定義邏輯狀態(tài)的含義；2、根據(jù)邏輯描述列出真值表；3、由真值表寫出邏輯表達式;5、畫出邏輯圖。4、根據(jù)器件的類型,簡化和變換邏輯表達式二、組合邏輯電路的設(shè)計步驟

一、組合邏輯電路的設(shè)計：根據(jù)實際邏輯問題，求出所要求邏輯功能的最簡單邏輯電路。5.2組合邏輯電路的設(shè)計例1：用與非門設(shè)計一個舉重裁判表決電路。設(shè)舉重比賽有3個裁判，一個主裁判和兩個副裁判。只有當兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明舉重成功。解：①根據(jù)要求設(shè)定輸入、輸出量邏輯真值表輸入變量：主裁判為A，副裁判為B、C。判明成功為1，失敗為0；輸出變量：舉重成功與否用變量Y表示，成功為1，失敗為0；邏輯真值表②邏輯表達式②卡諾圖化簡ABC0100011110Y

1

11③邏輯電路圖例2：某工廠有三條生產(chǎn)線，耗電分別為1號線10kW，2號線20kW，3號線30kW，生產(chǎn)線由兩臺發(fā)電機提供，其中1號機20kW，2號機40kW。試設(shè)計一個供電控制電路，根據(jù)生產(chǎn)線的開工情況啟動發(fā)電機，使電力負荷達到最佳配置。解：①根據(jù)要求設(shè)定輸入、輸出量輸入變量：1～3號生產(chǎn)線以A、B、C表示生產(chǎn)線開工為1，停工為0；輸出變量：1～2號發(fā)電機以Y1、Y2表示，發(fā)電機啟動為1，關(guān)機為0；真值表②邏輯函數(shù)式③卡諾圖化簡

1

11

1ABC0100011110Y1

ABC0100011110Y2

1

1

1

1

1與或式：與非－與非式：④邏輯電路圖與非－與非式與或式：5.3組合電路中的競爭冒險在組合電路中，當輸入信號的狀態(tài)改變時，輸出端可能會出現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯誤的輸出，這種現(xiàn)象稱為競爭冒險。產(chǎn)生競爭冒險的原因：主要是門電路的延遲時間產(chǎn)生的。干擾信號5.4加法器和數(shù)值比較器(1)半加器：不考慮低位進位將兩個一位二進制數(shù)A和B相加。1.一位加法器半加器真值表

COSC0AB半加器邏輯符號向高位的進位和半加器電路圖&=1ABSC

O&(2)全加器：需考慮低位進位將兩個一位二進制數(shù)A和B相加。全加器真值表全加和向高位的進位2.多位加法器：兩個多位二進制數(shù)相加。串行進位加法器（模仿手工計算方式）首先求最低位的和，并將進位向高位傳遞，由低向高逐次求各位的全加和，并依次將進位向高位傳遞，直至最高位。每一位的相加結(jié)果都必須等到低一位進位產(chǎn)生以后才能建立，傳輸延遲時間長（最差需要經(jīng)過4個全加器的延遲時間）。4位串行進位加法器4位超前進位加法器74LS283的邏輯圖

集成二進制4位超前進位全加器74LS283的引腳圖例：試用兩片4位超前進位加法器74LS283構(gòu)成一個8位加法器。解：低位芯片的高位進位輸出端接高位芯片的低位進位輸入端。高位低位用來將兩個同樣位數(shù)的二進制數(shù)A、B進行比較，并能判別其大小關(guān)系的邏輯器件，叫做數(shù)值比較器。5.4.2、數(shù)據(jù)比較器（Comparator）1.一位數(shù)值比較器①A>B(A=1,B=0)則②A=B(A=B=0,A=B=1則③A<B(A=0,B=1)則輸出函數(shù)式輸入AB輸出L1L2L300011011010001100010真值表AB邏輯圖A>BA=BA<B符號

A0>B0A>B

A1<B1A<B

A1>B1A>B

A2>B2A>B

A2<B2A<BA0=B0A=BA0<B0A<B2.多位數(shù)值比較器比較兩個多位數(shù)A和B，需從高向低逐位比較。如兩個4位二進制數(shù)A3A2A1A0和B3B2B1B0進行比較：A3<B3A<B

A3>B3A>B

A3=B3A2=B2A1=B1

16

15

14

13

12

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10

9

74LS85

1

2

3

4

5

6

7

8

VCC

A3

B2

A2

A1

B1

A0

B0

B3

A'<B'

A'=B'

A'>B'

A>B

A=B

A<B

GND

(a)

TTL數(shù)值比較器引腳圖

16

15

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10

9

4585

1

2

3

4

5

6

7

8

VDD

A3

B3

A>B

A<B

B0

A0

B1

B2

A2

A=BA'>B'

A'<B'

A'=B'

A1

VSS

(b)

CMOS數(shù)值比較器引腳圖

集成4位數(shù)值比較器A’>B’A’=B’A’<B’：擴展輸入端，級聯(lián)時低位向高位的進位位。若A=B時，要由這三位輸入來決定比較結(jié)果。A=A3A2A1A0，B=B3B2B1B0：比較數(shù)值輸入端。A>BA=BA<B：比較結(jié)果輸出端（高電平有效）。4位數(shù)值比較器真值表TTL電路（74LS85）串聯(lián)擴展一、編碼器的概念在數(shù)字電路中用二進制代碼表示有關(guān)的信號稱為二進制編碼。實現(xiàn)編碼操作的電路就是編碼器。按照被編碼信號的不同特點和要求，有普通編碼器、優(yōu)先編碼器、二—十進制編碼器之分。編碼器是譯碼器的相反功能。5.5編碼器和譯碼器5.5.1編碼器輸入：I0～I78個高電平信號，輸出：3位二進制代碼Y2Y1Y0。故也稱為8線－3線編碼器。1.普通編碼器用n位二進制代碼可對N≤2n個輸入信號進行編碼，輸出相應(yīng)的n位二進制代碼。特點：輸入I0～I7當中只允許一個輸入變量有效，即取值為1（高電平有效）。三位二進制普通編碼器3位二進制編碼器的真值表2.二進制優(yōu)先編碼器優(yōu)先編碼器：允許同時在n個輸入端有多個輸入信號有效，編碼器按輸入線編號的大小來排列優(yōu)先級，只對同時輸入的多個信號中優(yōu)先權(quán)最高的一個進行編碼。設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。3位二進制優(yōu)先編碼器的真值表把I0～I9的十個狀態(tài)分別編碼成十個BCD碼。其中I9的優(yōu)先權(quán)最高，I0的優(yōu)先權(quán)最低。輸入：邏輯0(低電平）有效輸出：反碼輸出注意：二－十進制（BCD）優(yōu)先編碼器74LS147二－十進制（BCD）優(yōu)先編碼器74LS1475.5.2、譯碼器（Decoder）的概念

譯碼是編碼的逆過程，即將具有特定含義的一組代碼“翻譯”出它的原意的過程叫譯碼。實現(xiàn)譯碼功能的邏輯電路稱為譯碼器。數(shù)字電路中，常用的譯碼器有二進制譯碼器、二－十進制譯碼器和顯示譯碼器。1.二進制譯碼器

設(shè)二進制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個有效（為1或為0），其余全無效（為0或為1）。2線－4線譯碼器：輸入輸出ABY0Y1Y2Y30010000101001000101100012線－4線譯碼器真值表邏輯函數(shù)：2線－4線譯碼器電路3線－8線譯碼器74LS1383線－8線譯碼器74LS138G1,G2A，G2B控制信號，EN=1，譯碼器處于工作狀態(tài)。EN=0，譯碼器處于禁止狀態(tài)?？刂齐娐罚狠斎胄盘栞敵鲂盘?線－8線譯碼器74LS138的功能表G1G2A+G2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y70xxxx11111111x1xxx1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110輸出輸入控制門GS＝1時，輸出邏輯表達式：每個輸出對應(yīng)一個最小項（1）實現(xiàn)邏輯函數(shù)①寫出函數(shù)的標準與或表達式（最小項之和），并變換為與非-與非形式；②畫出用二進制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。

n線—2n線譯碼器有2n個代碼組合，包含了n變量函數(shù)的全部最小項。當譯碼器的使能端有效時，每個輸出（一般為低電平輸出）對應(yīng)相應(yīng)的最小項,即。因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并在輸出端輔以少量的門電路，便可以實現(xiàn)邏輯函數(shù)。一般步驟：3、74138譯器的應(yīng)用例1：試利用3線－8線譯碼器74LS138設(shè)計一個多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為：解：①最小項之和形式②化為與非－與非式③畫邏輯電路例2、用74138構(gòu)成全加器和進位3.顯示譯碼器驅(qū)動各種顯示器件，從而將用二進制代碼表示的數(shù)字、文字、符號等翻譯成人們習(xí)慣的形式，并直觀地顯示出來的電路，稱為顯示譯碼器。顯示器件發(fā)光二極管數(shù)碼管（LED數(shù)碼管）優(yōu)點：亮度高，響應(yīng)時間短；缺點：工作電流大。7642191058312345109876集成顯示譯碼器74LS48引腳排列圖3腳、4腳接高電平，5腳接任意電平。真值表：集成顯示譯碼器與數(shù)碼管的連接集成顯示譯碼器與數(shù)碼顯示器的連接②BCD－七段顯示譯碼器在數(shù)字系統(tǒng)中常將測量和處理的結(jié)果直接顯示成十進制數(shù)字，因此將二進制譯碼驅(qū)動顯示器CD4511芯片實驗書P129LT試燈輸入端，低電平有效（平常為1）BL為滅燈端，低電平有效（平常為1）ST為鎖存控制端，高電平有效（平常為0）abcedfgh共陰極LED5.6.1數(shù)據(jù)選擇器

(DataSelector)能夠從多路數(shù)據(jù)輸入中選擇一路作為輸出的電路一、4選1數(shù)據(jù)選擇器輸入數(shù)據(jù)輸出數(shù)據(jù)選擇控制信號A0Y4選1數(shù)據(jù)選擇器D0D3D1D2A11.工作原理00011011D0D1D2D3D000D0DA1

A02.真值表D101D210D311Y

D1D2D33.函數(shù)式一、4選1數(shù)據(jù)選擇器3.函數(shù)式4.邏輯圖1&≥11YA11A0D0D1D2D300011011=D0=D1=D2=D3╳

╳

╳二、集成數(shù)據(jù)選擇器1.8選1數(shù)據(jù)選擇器

74LS151引腳排列圖功能示意圖VCC地1324567816151413121110974LS151D4D5D6D7A0A1A2D