數(shù)字電路第4章

第4章組合電路4.1組合邏輯電路分析4.1.1組合邏輯電路的定義(i=1，2，…，m)組合邏輯電路X1X2XnF1F2Fm輸入信號輸出信號圖4-1組合邏輯電路框圖特點由邏輯門電路組成輸出與輸入之間不存在反饋回路4.1.2組合邏輯電路的分析步驟（1）根據(jù)給定的邏輯電路，寫出輸出邏輯函數(shù)表達(dá)式；（2）列出輸入輸出關(guān)系真值表；（3）根據(jù)真值表說明電路的邏輯功能；

（4）對原電路進(jìn)行改進(jìn)設(shè)計，尋找最佳方案(這一步不一定都要進(jìn)行)。

4.1.3組合邏輯電路分析1.單輸出組合邏輯電路的分析【例4-1】已知邏輯電路如圖4-2所示，分析該電路邏輯功能。ABY1Y2Y3Y4Y圖4-2單輸出組合邏輯電路圖解：（1）寫出各輸出的邏輯函數(shù)表達(dá)式：

邏輯電路的輸出函數(shù)表達(dá)式：（2）列出真值表表4-1例4-1

真值表ABY001101011001（3）該電路實現(xiàn)的是同或邏輯功能。2．多輸出組合邏輯電路的分析【例4-2】已知邏輯電路如圖4-3所示，分析該電路的邏輯功能。圖4-3多輸出組合邏輯電路圖（來自QuartusII）解：（1）寫出所有輸出邏輯函數(shù)表達(dá)式，并對其進(jìn)行化簡。=A⊙B2．多輸出組合邏輯電路的分析【例4-2】已知邏輯電路如圖4-3所示，分析該電路的邏輯功能。解：（2）根據(jù)化簡后的邏輯函數(shù)表達(dá)式列出真值表ABL1L2L300110101001010010100表4-2例4-2真值表（3）邏輯功能說明。該電路是一位二進(jìn)制數(shù)比較器，當(dāng)A＝B時，L2＝1；當(dāng)A＞B時，L1＝1；當(dāng)A＜B時，L3＝1。注意：在確定該電路的邏輯功能時，輸出函數(shù)L1、L2、L3應(yīng)綜合考慮。4.2組合邏輯電路設(shè)計方法4.2.1組合邏輯電路的一般設(shè)計步驟（1）對實際邏輯問題進(jìn)行邏輯抽象，確定輸入、輸出變量；分別對輸入、輸出變量邏輯賦值的具體含義進(jìn)行定義，然后根據(jù)輸出與輸入之間的邏輯關(guān)系列出真值表。（2）根據(jù)真值表寫出相應(yīng)的邏輯函數(shù)表達(dá)式。（3）將邏輯函數(shù)表達(dá)式化簡，并轉(zhuǎn)換成所需要的形式。（4）根據(jù)最簡邏輯函數(shù)表達(dá)式畫出邏輯電路圖。4.2.2組合邏輯電路的設(shè)計示例【例4-3】用“與非門”或“或非門”設(shè)計一個表決電路。設(shè)計一個A、B和C共三人的表決電路。當(dāng)表決某個提案時，多數(shù)人同意，則提案通過；同時A具有否決權(quán)。若全票否決，也給出顯示。ABCXY0000111100110011010101010000011110000000表4-3例4-3真值表解：（1）進(jìn)行邏輯抽象，建立真值表。設(shè)A具有否決權(quán)。按按鈕表示輸入1，不按按鈕表示輸入0；以X為1時表示提案通過；Y為1時表示提案全票否決。圖4-4例4-3函數(shù)X的卡諾圖(2)根據(jù)真值表求出函數(shù)X和Y的最簡邏輯表達(dá)式。作出函數(shù)X的卡諾圖。用卡諾圖化簡后得到函數(shù)的最簡“與或”表達(dá)式為：實現(xiàn)邏輯表函數(shù)的電路圖。ABXCABCX（a）采用與門和或門實現(xiàn)(b)采用與非門實現(xiàn)圖4-5例4-3的邏輯電路圖(3)將上述表達(dá)式變換成“與非”-“與非”表達(dá)式：(4)用“與非門”畫出實現(xiàn)上述邏輯表達(dá)式的邏輯電路圖。(5)觀察表4-3直接獲得Y的邏輯表述把若干個有源器件和無源器件及其連線，按照一定的功能要求，制做在同一塊半導(dǎo)體基片上，這樣的產(chǎn)品叫集成電路。若它完成的功能是邏輯功能或數(shù)字功能，則稱為邏輯集成電路或數(shù)字集成電路。最簡單的數(shù)字集成電路是集成邏輯門。集成邏輯門，按照其組成的有源器件的不同可分為兩大類：一類是雙極性晶體管邏輯門；另一類是單極性絕緣柵場效應(yīng)管邏輯門，簡稱MOS門。4.3常用中規(guī)模組合邏輯部件的原理和應(yīng)用

雙極性晶體管邏輯門主要有TTL門(晶體管-晶體管邏輯門)、ECL門(射極耦合邏輯門)和I2L門(集成注入邏輯門)等。單極性MOS門主要有PMOS門(P溝道增強(qiáng)型MOS管構(gòu)成的邏輯門)、NMOS門(N溝道增強(qiáng)型MOS管構(gòu)成的邏輯門)和CMOS門(利用PMOS管和NMOS管構(gòu)成的互補(bǔ)電路構(gòu)成的門電路，故又叫做互補(bǔ)MOS門表4–6集成電路的劃分

MSI、LSI與SSI相比，具有如下一些優(yōu)點：（1）體積縮小。（2）功耗降低、速度提高。由于元器件連線縮短，連線引起的分布電容及電感的影響減少，因而使整個系統(tǒng)的工作速度有所提高。（3）提高了可靠性。由于系統(tǒng)的焊接點數(shù)、插件數(shù)及連接線大為減少，因而系統(tǒng)有較高的可靠性。（4）抗干擾能力提高。由于全部電路都封裝在一個殼內(nèi)，故外界干擾相對而言也就不嚴(yán)重了。設(shè)計MSI時應(yīng)考慮如下問題：（1）具有通用性：一個功能部件塊可實現(xiàn)多種功能；（2）能自擴(kuò)展：將多個功能部件適當(dāng)連接后，可擴(kuò)展成位數(shù)更多的復(fù)雜部件；（3）具有兼容性：便于不同品種、功能電路混合使用；（4）封裝電路的功耗?。罕阌谔岣呒啥群碗娐返目煽啃裕唬?）向輸入信號索取電流?。簽榇?，MSI常常采用輸入級緩沖；（6）充分利用封裝的引線：可增強(qiáng)電路功能及通用性。4.3.1半加器與全加器1.半加器設(shè)計圖4–10半加器框圖表4–7半加器真值表AB

SCi+10001101100101001圖4–11半加器邏輯圖2.全加器設(shè)計圖4-12全加器框圖表4–8全加器真值表

Ai

Bi

Ci-1Si

Ci+10000010100111001001101110010100110010111函數(shù)變換過程如下：由Si、C

i+1式組成的邏輯電路如圖4-13所示。圖4–13用異或門構(gòu)成全加器圖4–14用與或非門組成全加器3.多位二進(jìn)制加法(1)串行進(jìn)位。圖4–15四位串行進(jìn)位加法器*(2)超前進(jìn)位。前面我們已經(jīng)得到全加器的表達(dá)式為令Gi=AiBi稱為進(jìn)位產(chǎn)生函數(shù)，Pi=Ai

Bi稱為進(jìn)位傳輸函數(shù)。將其代入Si,Ci表達(dá)式中得遞推公式這樣可得各位進(jìn)位信號的邏輯表達(dá)式如下：圖4–1674LS283邏輯圖與 引腳圖(a)邏輯圖；(b)引腳圖圖4-16中S0~S3表達(dá)式可經(jīng)變換化簡而得，以S1為例，圖4-1774LS182邏輯圖 及引腳圖(a)邏輯圖；(b)引腳圖4.全加器的應(yīng)用

例6

試用全加器構(gòu)成二進(jìn)制減法器。

解利用“加補(bǔ)”的概念，即可將減法用加法來實現(xiàn)，圖4-18即為全加器完成減法功能的電路。圖4–18全加器實現(xiàn)二進(jìn)制減法電路

例7

試用全加器完成二進(jìn)制的乘法功能。解以兩個二進(jìn)制數(shù)相乘為例。乘法算式如下：圖4–19利用全加器實現(xiàn)二進(jìn)制的乘法例8

試用四位全加器構(gòu)成一位8421碼的加法電路。

解兩個8421碼相加，其和仍應(yīng)為8421碼，如不是8421碼則結(jié)果錯誤。如4.3.2編碼器與譯碼器

在數(shù)字系統(tǒng)中，經(jīng)常需要把具有某種特定含義的信號變換成二進(jìn)制代碼，這種用二進(jìn)制代碼表示具有某種特定含義信號的過程稱為編碼。而把一組二進(jìn)制代碼的特定含義譯出來的過程稱為譯碼。實現(xiàn)編碼功能的電路稱為編碼器(encoder)。

1、編碼器一位二進(jìn)制數(shù)可表示“0”和“1”兩種狀態(tài)，n位二進(jìn)制數(shù)則有2n種狀態(tài)。2n種狀態(tài)能表示2n個數(shù)據(jù)和信息。編碼就是對2n種狀態(tài)進(jìn)行人為的數(shù)值指定，給每一種狀態(tài)指定一個具體的數(shù)值。對于二進(jìn)制來說，最常用的是自然二進(jìn)制編碼，因為它有一定的規(guī)律性，便于記憶，同時也有利于電路的連接。在進(jìn)行編碼器設(shè)計時，首先要人為指定數(shù)（或者信息）與代碼的對應(yīng)關(guān)系，通常采用編碼矩陣和編碼表。編碼矩陣就是在相應(yīng)的卡諾圖上，指定每個方格代表某一自然數(shù)，將該自然數(shù)填入此方格。如將此對應(yīng)關(guān)系用表格形式列出來就是編碼表。實現(xiàn)編碼的電路稱為編碼器。

例11

把0，1，2，…，7這八個數(shù)編成二進(jìn)制代碼，其框圖如圖4-24所示。圖4–24三位二進(jìn)制編碼方框圖

解顯然這就是三位二進(jìn)制編碼器。首先，確定編碼矩陣和編碼表，分別如圖4-25和表4-9所示。圖4–25三位二進(jìn)制代碼編碼矩陣表4–9三位二進(jìn)制編碼表自然數(shù)N二進(jìn)制代碼ABC01234567000001010011100101110111第二步由編碼表列出二進(jìn)制代碼每一位的邏輯表達(dá)式。A=4+5+6+7B=2+3+6+7C=1+3+5+7圖4–26三位二進(jìn)制編碼器例12

將十進(jìn)制數(shù)0，1，2，…，9編為8421BCD碼。解10個數(shù)要求用四位二進(jìn)制數(shù)表示。圖4–278421BCD編碼矩陣自然數(shù)N二進(jìn)制代碼ABCD01234567890000000100100011010001010110011110001001表4-108421BCD編碼表各輸出端函數(shù)表示式：圖4–288421BCD碼編碼器如S在位置6，即接地，則其它均屬高電位，故ABCD=0110。圖4–298-3優(yōu)先編碼器由圖4-29可寫出該電路的輸出函數(shù)的邏輯表達(dá)式：表4–11優(yōu)先編碼器的功能表圖4–30兩片8-3優(yōu)先編碼器擴(kuò)展為16-4優(yōu)先編碼器的連接圖2.譯碼器及其應(yīng)用譯碼是編碼的逆過程。譯碼器的作用就是將代碼的原意“翻譯”出來，或者說，譯碼器可以將每個代碼譯為一個特定的輸出信號，以表示它的原意。(1)二進(jìn)制譯碼器——變量譯碼器。圖4–31三位二進(jìn)制譯碼矩陣表4–12譯碼表ABC000001010011100101110111自然數(shù)N01234567由于每個方格都由一個數(shù)據(jù)占有，沒有多余狀態(tài)，所以將每個方格自行圈起來即可。此時每個譯碼函數(shù)都由一個最小項組成。即圖4–32三位二進(jìn)制碼譯碼器(2)十進(jìn)制譯碼器。圖4–338421BCD碼譯碼矩陣由此圖可得如下譯碼關(guān)系：其譯碼電路如圖4-34所示。圖4–348421BCD碼譯碼器

(3)集成譯碼器。集成譯碼器與前面講述的譯碼器工作原理一樣，但考慮集成電路的特點，有以下幾個問題。①為了減輕信號的負(fù)載，故集成電路輸入一般都采用緩沖級，這樣外界信號只驅(qū)動一個門。②為了降低功率損耗，譯碼器的輸出端常常是反碼輸出，即輸出低電位有效。③為了便于擴(kuò)大功能，增加了一些功能端，如使能端等。圖4-35集成3-8譯碼器(74LS138)的電路圖和邏輯符號表4–13功能表圖4-363-8譯碼器擴(kuò)大為4-16譯碼器當(dāng)D=1時，(Ⅰ)片禁止，(Ⅱ)片工作，輸出由(Ⅱ)片決定，其關(guān)系如下：圖4-23七段數(shù)碼管電路結(jié)構(gòu)

5.顯示控制譯碼器

1）七段數(shù)碼顯示器dpabcdefgdpabcdefgdp(a)數(shù)碼顯示器(b)共陰極數(shù)碼管(c)共陽極數(shù)碼管圖4-24十進(jìn)制數(shù)的顯示效果顯示字符dpgfedcba段選碼001100000C0H111111001F9H210100100A4H310110000B0H41001100199H51000001092H61000001082H711111000F8H81000000080H91001000090HA1000100088HB1000001183HC11000110C6HD10100001A1HE1000011086HF100011108EH表4-13共陽極數(shù)碼管段選碼表

表4-1474LS48真值表2）七段顯示譯碼器

十進(jìn)制數(shù)輸入BI/RBO輸出LTRBIDCBAabcdefg012345678911111111111×××××××××000000001100001111000011001100010101010111111111111111110011000011011011111001011001110110110011111111000011111111111011消隱脈沖消隱燈測試×10×0××0××0××0××0×01/01000000000000001111111圖4-2574LS48邏輯符號【例4-7】用一片74LS48和一片74LS138實現(xiàn)八位數(shù)碼管的八位十進(jìn)制數(shù)顯示。

3）多數(shù)碼管動態(tài)顯示控制方法

ABCDS0S1S2顯示數(shù)據(jù)位選信號圖4-26用74LS48和74LS138實現(xiàn)八位十進(jìn)制數(shù)動態(tài)掃描顯示解：4.3.4數(shù)據(jù)選擇器及多路分配器圖4–49數(shù)據(jù)選擇器框圖及開關(guān)比擬圖(a)數(shù)據(jù)選擇器邏輯符號；(b)單刀多路開關(guān)比擬數(shù)據(jù)選擇器1.數(shù)據(jù)選擇器圖4–50四選一MUX由圖4-50(b)可寫出四選一數(shù)據(jù)選擇的輸出邏輯表達(dá)式：表4–15功能表地址選通數(shù)據(jù)輸出A1

A0EDF××0001101110000×D0~D3D0~D3D0~D3D0~D30D0D1D2D3集成數(shù)據(jù)選擇器有如下幾種：(1)二位四選一數(shù)據(jù)選擇器74LS153；(2)四位二選一數(shù)據(jù)選擇器74LS150；(3)八選一數(shù)據(jù)選擇器74LS151；(4)十六選一數(shù)據(jù)選擇器74LS150。例15將四選一數(shù)據(jù)選擇器擴(kuò)為八選一數(shù)據(jù)選擇器。

解用二片四選一和一個反相器、一個或門即可。如圖4-51所示，第三個地址端A2直接接到Ⅰ的使能端，通過反相器接到Ⅱ的使能端。當(dāng)A2=0時，Ⅰ選中，Ⅱ禁止。F輸出F1，即從D0~D3中選一路輸出；當(dāng)A2=1時，Ⅰ禁止，Ⅱ選中。F輸出F2,即從D4~D7

中選一路輸出。這一過程可由下表列出：圖4–51四選一擴(kuò)展為八選一例16

將四選一數(shù)據(jù)選擇器擴(kuò)大為十六選一數(shù)據(jù)選擇器。解由于十六選一有十六個數(shù)據(jù)輸入端，因此至少應(yīng)該有四片四選一數(shù)據(jù)選擇器，利用使能端作為片選端。片選信號由譯碼器輸出端供給。十六選一應(yīng)該有四個地址端，高兩位作為譯碼器的變量輸入，低兩位作為四選一數(shù)據(jù)選擇器的地址端。電路連接如圖4-52所示。當(dāng)A3A2為00時，選中Ⅰ片，輸出F為D0~D3;當(dāng)A3A2為01時，選中Ⅱ片，輸出F為D4~D7;當(dāng)A3A2為10時，選中Ⅲ片，輸出F為D8~D11；當(dāng)A3A2為11時，選中Ⅳ片，輸出F為D12~D15。圖4–52四選一擴(kuò)大為十六選一(2)不用使能端進(jìn)行擴(kuò)展。圖4-53不用使能端且采用二級級聯(lián)擴(kuò)展數(shù)據(jù)選擇器四選一擴(kuò)為八選一；四選一擴(kuò)為十六選一2.數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器除了用來選擇輸出信號，實現(xiàn)時分多路通信外，還可以作為函數(shù)發(fā)生器，用來實現(xiàn)組合邏輯電路。由上述四選一數(shù)據(jù)選擇器的輸出公式(mi為A1,A0組成的最小項)

例17

用四選一數(shù)據(jù)選擇器實現(xiàn)二變量異或表示式。

解二變量異或表示式為F000110110110D0D1D2D3表4–16真值表圖4–54例17圖

例18

用數(shù)據(jù)選擇器實現(xiàn)三變量多數(shù)表決器。三變量多數(shù)表決器真值表及八選一數(shù)據(jù)選擇器功能如表4-17所示。則A2A1A0FDi00000101001110010111011100010111D0D1D2D3D4D5D6D7表4–17真值表與四選一方程對比由公式確定Di如下：為使F′=F則令圖4–55例18電路連接圖

(2)卡諾圖法。此法比較直觀且簡便，其方法是：首先選定地址變量；然后在卡諾圖上確定地址變量控制范圍，即輸入數(shù)據(jù)區(qū)；最后由數(shù)據(jù)區(qū)確定每一數(shù)據(jù)輸入端的連接。

例19

用卡諾圖完成例18。

解由真值表得卡諾圖如圖4-56所示，選定A2A1為地址變量。在控制范圍內(nèi)求得Di數(shù)：D0=0,D1=A0,D2=A0,D3=1。結(jié)果與代數(shù)法所得結(jié)果相同。圖4–56卡諾圖確定例18Di端

例20

用四選一數(shù)據(jù)選擇器實現(xiàn)如下邏輯函數(shù)：

F=∑(0，1,5,6,7,9,10,14,15)

解選地址A1A0變量為AB，則變量CD將反映在數(shù)據(jù)輸入端。如圖4-57所示。圖4–57用卡諾圖設(shè)計例20例21

運用數(shù)據(jù)選擇器產(chǎn)生01101001序列。解利用一片八選一數(shù)據(jù)選擇器，只需D0=D3=D5=D6=0，D1=D2=D4=D7=1即可產(chǎn)生01101001序列，如圖4-58所示。圖4–58數(shù)據(jù)選擇器產(chǎn)生序列信號

例22

利用數(shù)據(jù)選擇器實現(xiàn)分時傳輸。要求用數(shù)據(jù)選擇器分時傳送四位8421BCD碼，并譯碼顯示。

解一般講，一個數(shù)碼管需要一個七段譯碼顯示器。我們利用數(shù)據(jù)選擇器組成動態(tài)顯示，這樣若干個數(shù)據(jù)管可共用一片七段譯碼顯示器。用四片四選一，四位8421BCD如下連接：個位全送至數(shù)據(jù)選擇器的D0位，十位送D1,百位送D2,千位送D3。當(dāng)?shù)刂反a為00時，數(shù)據(jù)選擇器傳送的是8421BCD的個位。當(dāng)?shù)刂反a為01、10、11時分別傳送十位、百位、千位。經(jīng)譯碼后就分別得到個位、十位、百位、千位的七段碼。哪一個數(shù)碼管亮，受地址碼經(jīng)2-4譯碼器的輸出控制。當(dāng)A1A0=00時，Y0=0，則個位數(shù)碼管亮。其它依次類推為十位、百位、千位數(shù)碼管亮。邏輯圖如圖4-59所示。圖4-59用數(shù)據(jù)選擇器分時傳輸組成動態(tài)譯碼如當(dāng)A1A0=00時，DCBA=1001，譯碼器Y0=0，則個位顯示9。同理，當(dāng)A1A0=01時，DCBA=0111,Y1=0,十位顯示7。A1A0=10時，DCBA=0000,Y2=0，百位顯示0。A1A0=11時，DCBA=0011,Y3=0，千位顯示3。只要地址變量變化周期大于25次/s，人的眼睛就無明顯閃爍感。3.多路分配器

將一路輸入分配至多路輸出，一般由譯碼器完成。4.3.4數(shù)字比較器

1.一位數(shù)字比較器將兩個一位數(shù)A和B進(jìn)行大小比較，一般有三種可能：A>B,A<B和A=B。因此比較器應(yīng)有兩個輸入端：A和B；三個輸出端：FA>B,FA<B和FA=B。假設(shè)與比較結(jié)果相符的輸出為1，不符的為0，則可列出其真值表如表4-18所示。由真值表得出各輸出邏輯表達(dá)式為圖4–60一位比較器邏輯圖輸入輸出ABF

A>BFA<BF

A=B0001011001001001001表4–18一位比較器真值表2.集成數(shù)字比較器圖4–61四位比較器74LS85引腳圖圖4–62四位比較器74LS85邏輯圖表4–1974LS85比較器功能表

(1)若A3>B3，則可以肯定A>B，這時輸出FA>B=1;若A3<B3，則可以肯定A<B,這時輸出FA<B=1。

(2)當(dāng)A3=B3時，再去比較次高位A2,B2。若A2>B2,則FA>B=1；若A2<B2，則FA<B=1。

(3)只有當(dāng)A2=B2時，再繼續(xù)比較A1,B1。

……依次類推，直到所有的高位都相等時，才比較最低位。這種從高位開始比較的方法要比從低位開始比較的方法速度快。應(yīng)用“級聯(lián)輸入”端能擴(kuò)展邏輯功能。由功能表(表4-19)的最后三行可看出,當(dāng)A3A2A1A0=B3B2B1B0時，比較的結(jié)果決定于“級聯(lián)輸入”端，這說明：

(1)當(dāng)應(yīng)用一塊芯片來比較四位二進(jìn)制數(shù)時，應(yīng)使級聯(lián)輸入端的“A=B”端接1，“A>B”端與“A<B”端都接0，這樣就能完整地比較出三種可能的結(jié)果。

(2)若要擴(kuò)展比較位數(shù)時，可應(yīng)用級聯(lián)輸入端作片間連接。

3.集成比較器功能的擴(kuò)展

(1)串聯(lián)方式擴(kuò)展。例如，將兩片四位比較器擴(kuò)展為八位比較器。可以將兩片芯片串聯(lián)連接，即將低位芯片的輸出端FA>B,FA<B和FA=B分別去接高位芯片級聯(lián)輸入端的A>B,