山東大學(xué)電子設(shè)計自動化試卷2

山東大學(xué)電子設(shè)計自動化試卷單項選擇題：（20分）IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為__________。A.軟IPB.固IPC.硬IPD.都不是綜合是EDA設(shè)計流程的關(guān)鍵步驟，在下面對綜合的描述中，_________是錯誤的。綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是____。FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件；FPGA是全稱為復(fù)雜可編程邏輯器件；基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。進(jìn)程中的變量賦值語句，其變量更新是_________。立即完成；按順序完成；在進(jìn)程的最后完成；都不對。VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述___________。器件外部特性；器件的綜合約束；器件外部特性與內(nèi)部功能；器件的內(nèi)部功能。不完整的IF語句，其綜合結(jié)果可實現(xiàn)________。 A.時序邏輯電路 B.組合邏輯電路 C.雙向電路 D.三態(tài)控制電路子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化_________。 ①流水線設(shè)計 ②資源共享 ③邏輯優(yōu)化 ④串行化 ⑤寄存器配平 ⑥關(guān)鍵路徑法A.①③⑤ B.②③④C.②⑤⑥ D.①④⑥下列標(biāo)識符中，__________是不合法的標(biāo)識符。A.State0 B.9moon C.Not_Ack_0 D.signall關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個：__________。2#1111_1110#8#276#10#170#16#E#E110．下列EDA軟件中，哪一個不具有邏輯綜合功能：________。Max+PlusIIModelSimQuartusIISynplify第1頁共5頁二、EDA名詞解釋，寫出下列縮寫的中文（或者英文）含義：（10分）VHDLFPGARTL SOPCEAB三、VHDL程序填空：（10分）下面程序是參數(shù)可定制帶計數(shù)使能異步復(fù)位計數(shù)器的VHDL描述，試補充完整。--N-bitUpCounterwithLoad,CountEnable,and--AsynchronousResetlibraryieee;useIEEE.std_logic_1164.all;useIEEE.________________.all;useIEEE.std_logic_arith.all;entitycounter_nis __________(width:integer:=8); port(data:instd_logic_vector(width-1downto0); load,en,clk,rst:______std_logic; q:outstd_logic_vector(_____________downto0));endcounter_n;architecturebehaveof_______________is signalcount:std_logic_vector(width-1downto0); begin process(clk,rst) begin ifrst='1'then count<=_______________;――清零 elsif_______________________then――邊沿檢測 ifload='1'then count<=data; ___________en='1'then count<=count+1; _____________; endif; endprocess; ________________ endbehave;四、VHDL程序改錯：（10分）仔細(xì)閱讀下列程序，回答問題1 LIBRARYIEEE;2 USEIEEE.STD_LOGIC_1164.ALL;3 4 ENTITYCNT10IS5 PORT(CLK:INSTD_LOGIC;6 Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));7 ENDCNT10;8 ARCHITECTUREbhvOFCNT10IS9 SIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);10 BEGIN11 PROCESS(CLK)BEGIN12 IFRISING_EDGE(CLK)begin13 IFQ1<9THEN14 Q1<=Q1+1;15 ELSE16 Q1<=(OTHERS=>'0');17 ENDIF;18 ENDIF;19 ENDPROCESS;20 Q<=Q1;21 ENDbhv;1.在MAX+PlusII中編譯時，提示的第一條錯誤為：Error:Line12:Filee:\mywork\test\cnt10.vhd:VHDLsyntaxerror:IfstatementmusthaveTHEN,butfoundBEGINinstead指出并修改相應(yīng)行的程序（如果是缺少語句請指出大致的行數(shù)）：錯誤1 行號：程序改為：錯誤2 行號：程序改為：2.若編譯時出現(xiàn)如下錯誤，請分析原因。第2頁共5頁五、VHDL程序設(shè)計：（15分）設(shè)計一數(shù)據(jù)選擇器MUX,其系統(tǒng)模塊圖和功能表如下圖所示。試采用下面三種方式中的兩種來描述該數(shù)據(jù)選擇器MUX的結(jié)構(gòu)體。(a)用if語句。(b)用case語句。(c)用whenelse語句。Libraryieee;Useieee.std_logic_1164.all;Entitymymuxis Port( sel:instd_logic_vector(1downto0); --選擇信號輸入 Ain,Bin:instd_logic_vector(1downto0); --數(shù)據(jù)輸入 Cout:outstd_logic_vector(1downto0));Endmymux;六、根據(jù)原理圖寫出相應(yīng)的VHDL程序：（15分）第3頁共5頁七、綜合題：（20分）（一）已知狀態(tài)機(jī)狀態(tài)圖如圖a所示；完成下列各題：圖a狀態(tài)圖圖b狀態(tài)機(jī)結(jié)構(gòu)圖試判斷該狀態(tài)機(jī)類型，并說明理由。根據(jù)狀態(tài)圖，寫出對應(yīng)于結(jié)構(gòu)圖b，分別由主控組合進(jìn)程和主控時序進(jìn)程組成的VHDL有限狀態(tài)機(jī)描述。若已知輸入信號如下圖所示，分析狀態(tài)機(jī)的工作時序，畫出該狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換值（c_state）和輸出控制信號(out_a)；4.若狀態(tài)機(jī)仿真過程中出現(xiàn)毛刺現(xiàn)象，應(yīng)如何消除；試指出兩種方法，并簡單說明其原理。第4頁共5頁（二）已知一個簡單的波形發(fā)生器的數(shù)字部分系統(tǒng)框圖如下圖所示圖中l(wèi)cnt、lrom都是在MAX+PlusII中使用MegaWizard調(diào)用的LPM模塊，其VHDL描述中Entity部分分別如下：ENTITYlcntIS PORT ( clock :INSTD_LOGIC; q :OUTSTD_LOGI