微傳感器設(shè)計(jì)1

基于FPGA的DDC（數(shù)字下變頻）設(shè)計(jì)與實(shí)現(xiàn)

學(xué)生：鄭碩

簡(jiǎn)介DDC各模塊設(shè)計(jì)Modelsim與Matlab仿真內(nèi)容提要一、內(nèi)容簡(jiǎn)介

數(shù)字下變頻是軟件無(wú)線電核心技術(shù)之一，數(shù)據(jù)運(yùn)算量最大，也是其中最難完成的部分。

在超外差式接收機(jī)中，如果經(jīng)過(guò)混頻后得到的中頻信號(hào)比原始信號(hào)的頻率低，那么此種混頻方式叫做下變頻。通常將射頻信號(hào)通過(guò)一次或者幾次的模擬下變頻轉(zhuǎn)換到中頻上，在中頻對(duì)信號(hào)數(shù)字化，然后再進(jìn)行下變頻，則稱之為數(shù)字下變頻。

目前，數(shù)字下變頻實(shí)現(xiàn)方案主要有三種。使用DSP數(shù)字信號(hào)處理芯片，該方案的優(yōu)點(diǎn)是靈活性高、適應(yīng)性強(qiáng)，但會(huì)受到處理速度等因素的制約，適合于數(shù)據(jù)速率比較低的各種處理。利用ASIC來(lái)完成數(shù)字下變頻的功能，該方案具有計(jì)算速度快，單片成本低等優(yōu)點(diǎn)使用FPGA來(lái)實(shí)現(xiàn)，可以采用并行或者串行的工作方式，在處理速度上優(yōu)于DSP芯片，靈活性上優(yōu)于ASIC設(shè)計(jì)，但消耗的硬件資源比較多二、DDC各模塊設(shè)計(jì)濾波抽取模塊的設(shè)計(jì)基于DDS的數(shù)控振蕩器(NCO)的設(shè)計(jì)數(shù)字下變頻的基本實(shí)現(xiàn)方案基于DDS的數(shù)控振蕩器(NCO)的設(shè)計(jì)

NCO模塊產(chǎn)生正余弦波樣本值，然后分別與輸入數(shù)據(jù)相乘，完成混頻。由三部分組成：包括相位累加器、相位加法器及正／余弦表只讀存儲(chǔ)器。相位累加器將輸入的數(shù)字本振頻率與本振偏移頻率之和轉(zhuǎn)換成相位，每來(lái)一個(gè)時(shí)鐘脈沖，相位在原來(lái)的基礎(chǔ)上增加一個(gè)相位增量。相位加法器的功能是產(chǎn)生一定的初始相位，并通過(guò)累加器直接對(duì)DDS輸出的相位進(jìn)行調(diào)整。DDS的頻率精度由累加器的字長(zhǎng)決定，但由于受存儲(chǔ)容量的制約，為了保證足夠的頻率分辨率，累加器的位數(shù)要足夠長(zhǎng)。頻率分辨率高。輸出頻率相對(duì)帶寬。頻率轉(zhuǎn)換時(shí)間短。頻率改變時(shí)，輸出相位連續(xù)。具有數(shù)字調(diào)制功能。由于DDS采用了不同于傳統(tǒng)頻率合成方法的全數(shù)字技術(shù)，因而具有許多直接式頻率合成技術(shù)和間接式頻率合成技術(shù)難以實(shí)現(xiàn)的特點(diǎn)。集成化、功耗低、體積小、重量輕、便于程控也是DDS的特點(diǎn)抽取濾波--采用直接形式的FIR濾波器FIR濾波器：有限長(zhǎng)單位沖激響應(yīng)濾波器，是由一個(gè)“抽頭延遲線”加法器和乘法器的集合構(gòu)成的，每一個(gè)乘法器的操作系數(shù)就是一個(gè)FIR系數(shù)。因此也被稱之為“抽頭延遲線"結(jié)構(gòu)。FIR濾波器的一個(gè)重要特性是具有線性相位，即系統(tǒng)的相移和頻率成比例，可達(dá)到無(wú)失真的傳輸。適用于信號(hào)帶寬比較寬，抽取倍數(shù)不是很大的情況。濾波抽取模塊設(shè)計(jì)FIR濾波器算法

FIR濾波器的脈沖響應(yīng)由有限個(gè)采樣值構(gòu)成，設(shè)單位沖激響應(yīng)

的長(zhǎng)度為N，其系統(tǒng)函數(shù)和差分方程分別如下式所示。

其中N為FIR濾波器的階數(shù)，為第n級(jí)系數(shù)，為輸入，為卷積輸出。濾波器的設(shè)計(jì)方法主要有窗函數(shù)法、頻率采樣法和切比雪夫等波紋逼近法?，F(xiàn)階段應(yīng)用Matlab軟件可以很方便的設(shè)計(jì)各種濾波器。

三、DDC的VerilogHDL與Matlab仿真驗(yàn)證

在整個(gè)設(shè)計(jì)過(guò)程中，首先利用Matlab根據(jù)數(shù)字下變頻器的實(shí)現(xiàn)算法與要求進(jìn)行系統(tǒng)建模仿真，分模塊進(jìn)行數(shù)學(xué)建模仿真。相應(yīng)地采用VerilogHDL硬件描述語(yǔ)言，分模塊實(shí)現(xiàn)各模塊的RTL級(jí)設(shè)計(jì)并進(jìn)行功能仿真。比較仿真結(jié)果與建模結(jié)果，驗(yàn)證功能正確后整合所有的模塊得到最終的數(shù)字下變頻器，對(duì)整體進(jìn)行功能仿真驗(yàn)證。DDS混頻器模塊基于DDS的數(shù)控振蕩器的仿真和驗(yàn)證使用ISE14.4中的CoreGenerator來(lái)實(shí)現(xiàn)DDS，產(chǎn)生IP核時(shí)設(shè)定的一些主要參數(shù)混頻器模塊的Modelsim仿真

在ISE中新建工程，選擇所要使用的器件xc4vlx160-12ff1148，使用的仿真工具為ModelSimSE。

輸出數(shù)據(jù)的采樣速率僅為輸入數(shù)據(jù)的一半，抽取后輸出的兩路數(shù)據(jù)其實(shí)就是輸入的奇數(shù)組數(shù)據(jù)和偶數(shù)組數(shù)據(jù)，分別作為后面的I/Q兩路的輸入數(shù)據(jù)。從圖中可以清楚的看出每一路數(shù)據(jù)的第2n+1(n=0,1,…)個(gè)數(shù)據(jù)均為原始輸入數(shù)據(jù)的相反數(shù)，實(shí)現(xiàn)了混頻的功能。FIR濾波器的仿真和驗(yàn)證假設(shè)輸入信號(hào)為一個(gè)隨機(jī)數(shù)列。此處設(shè)計(jì)的濾波器8階的，由matlab獲取8階FIR濾波器的參數(shù)：FIR濾波器仿真波形將一個(gè)標(biāo)準(zhǔn)的正弦波作為輸入，經(jīng)過(guò)8階低通FIR濾波器ModelSimSE10.1b中仿真結(jié)果抽取模塊仿真驗(yàn)證設(shè)計(jì)采用4倍抽取，假設(shè)輸入為一個(gè)標(biāo)準(zhǔn)正弦波，經(jīng)過(guò)抽取模塊，其波形變換如下：

抽取模塊modelsim仿真波形DDC整體Matlab設(shè)計(jì)與仿真DDCVerilog設(shè)計(jì)與仿真FPGA綜合結(jié)果在ISE環(huán)境下完成數(shù)字下變頻器的設(shè)計(jì)，編譯得到整個(gè)系統(tǒng)占用資源的情況總結(jié)

本文關(guān)于數(shù)字下變頻的設(shè)計(jì)是用Verilog語(yǔ)言實(shí)現(xiàn)，以Modelsim作為主要的仿真工具，Matlab作為輔助的系統(tǒng)建模和功能驗(yàn)證的工具。根據(jù)數(shù)字下變頻的基本實(shí)現(xiàn)方案，在ISE14.4中