圖像傳感器時序控制電路的設計與實現(xiàn)

圖像傳感器時序控制電路的設計與實現(xiàn)

1高的工作電壓目前，成像系統(tǒng)中使用的cc圖像傳感器技術通常存在以下缺點：驅動電路和信號電路很難與cc圖像矩陣單次集成；源間電壓轉換需要嚴格正確，時鐘脈的傳輸需要復雜。需要相對較高的工作壓力。它不能對應于亞美深亞美vlasi技術。原料率低，成本率高。對于藍光明媚的反應，存在燈光頭暈，無法隨機讀取圖像信息。隨著c電路電路的發(fā)展，利用c工藝將光學接收器、放大、讀取、a-d轉換等電路集成到單通信芯片中越來越可能。本文所提出的時序控制模塊是CMOS圖像傳感器的核心控制模塊,主要功能是提供對像素單元圖像信息采集的控制信號、各級放大器的放大和復位信號、A/D轉換器的控制信號等.應用于傳感器的性能指標為:1024*768像素陣列,幀頻200幀/秒.2像素單元的雙采樣存儲結構.目前,CMOS圖像傳感器獲得大動態(tài)響應范圍的常用方法是采用多次曝光技術,利用每次曝光的時間不同,對應不同的光強范圍,組合后得到一個大的動態(tài)響應范圍.但多于兩次的曝光,需要片上或片外存儲器的支持,會顯著降低傳感器的幀頻.本設計中,像素單元采用兩次曝光的雙采樣存儲結構,長積分時間內獲得弱光條件下的圖像信息,短積分時間內獲得強光條件下的圖像信息,將兩次積分相繼獲得的圖像信息存于同一像素中,讀出電路將圖像組合后一次讀出,這樣既可獲得大的動態(tài)范圍,也保證了較高的幀頻.這種雙采樣結構分為兩種:一種是列共用處理電路的像素單元結構,它的特點是每列共用兩次曝光的存儲節(jié)點.另一種是具有像素級處理電路的像素單元結構,它的特點是兩次曝光的存儲節(jié)點集成在一個像素單元內部.為了實現(xiàn)CMOS圖像傳感器的設計要求,我們所采用的結構如圖1所示.CMOS圖像傳感器各個模塊需要由時序控制電路產生的控制信號有:(1)圖像單元部分像素單元復位信號pr;長積分采樣信號s1;短積分采樣信號s2;行選擇信號RowSel.(2)偏置電壓失配引起的固定圖像噪聲第一級放大器偏置補償信號fpn:用來消除由列間的運算放大器的偏置電壓失配引起的固定圖像噪聲.第一級放大器復位信號rst;第一級放大器采樣信號acc;第一級放大器放大信號read.(3)兩級放大器的復位信號2列選擇信號ColSel:列選擇器的輸入端,其值決定將哪一列的一級放大的結果輸出給二級放大器;第二級放大器的復位信號crst2;第二級放大器的放大信號mux2.(4)獨立增益矩陣dpgaDPGA的復位信號reset3;DPGA的放大信號read3.(5)圖像控制信號的時序化輸出數(shù)據(jù)有效信號DataReady:此信號有效時,表示數(shù)據(jù)輸出端口中的數(shù)據(jù)可用,同時指示該數(shù)據(jù)是一行像素單元中的哪一個圖像單元采集的圖像信息.在采集一幀圖像時,各個控制信號至少要滿足如圖2所示的時序關系:3采用時間控制電源的兩種設計方法3.1數(shù)字視頻監(jiān)控系統(tǒng)的長積分采樣過程滾筒式曝光控制電路時序的特點是逐行啟動長積分,并利用長積分時間逐行進行各行的短積分以及數(shù)據(jù)處理(放大和AD轉換).首先,RowSel選通第0行,我們假設一開始第0行的長積分已經完成,s1有效,第0行的像素單元將長積分采集到的圖像信息存入Cn1中,然后pr有效,復位第0行的像素單元,當pr變?yōu)闊o效時,第0行的像素單元都開始進行短積分,當短積分時間結束的時候,s2有效,將第0行短積分采集到的圖像信息存入采樣保持電容Cn2中.隨后,pr有效,復位第0行的像素單元,當pr變?yōu)闊o效時,第0行的像素單元就開始下一幀圖像采集的長積分.同時,在完成第0行的一級放大后(此時,Cn1和Cn2可以裝入新的數(shù)據(jù)),ColSel逐次選通各列進行第0行的二級放大及后續(xù)的DPGA、A/D轉換和數(shù)據(jù)輸出.在完成第0行的二級放大后,第1行的長積分時間結束,RowSel選通第1行,s1有效,第1行的像素單元將長積分采集到的圖像信息存入Cn1中,……如此,直至完成所有行的長積分啟動,數(shù)據(jù)處理和輸出.在完成第767行的二級放大時,由于第二幀圖像中第0行的長積分還沒有結束,系統(tǒng)處于等待狀態(tài),當?shù)?行長積分時間到了后,RowSel選通第0行,s1有效,第0行像素單元將長積分采集到的圖像信息存入Cn1中(此時,Cn1中存放的是第二幀圖像第0行的長積分后的信息)……接下來,與第一幀圖像處理一樣,進行第二幀第0行的短積分,之后啟動第0行第三幀的長積分,同時處理第0行第二幀的圖像信息.由于進行第一幀的數(shù)據(jù)處理前,并沒有真正進行長積分,故第二幀以后輸出的數(shù)據(jù)才是有效的數(shù)據(jù).圖3中給出了“長積分時間大于一幀圖像信息的短積分和數(shù)據(jù)處理時間”時的情況.當“長積分時間小于一幀圖像信息的短積分和數(shù)據(jù)處理時間”時,在完成第0行的短積分采樣后,馬上就進行第0行的放大和AD轉換,但卻不能像“長積分時間大于等于一幀圖像信息的短積分和數(shù)據(jù)處理時間”時那樣同時啟動第0行的長積分,而要等一定的時間(一幀圖像信息的短積分和數(shù)據(jù)處理時間-長積分時間)才進行.3.2圖像短積分采樣并行式曝光控制電路時序的特點是所有像素單元同時完成長、短積分,并利用長積分時間逐行進行前一幀圖像信息的處理.對于給定的系統(tǒng),一幀圖像信息的處理時間是一個確定的值,而長積分時間則可以根據(jù)需要選擇.如圖4所示,并行式曝光控制電路時序在實現(xiàn)方法上與滾筒式曝光控制電路時序有所不同.首先,我們假設一開始長積分已經完成,s1有效,所有像素單元將長積分采集到的圖像信息存入各自的Cn1中,然后pr有效,復位所有像素單元,當pr變?yōu)闊o效時,所有的像素單元都開始進行短積分,當短積分時間結束的時候,s2有效,所有像素單元將短積分采集到的圖像信息存入各自的Cn2中.隨后,pr有效,復位所有像素單元,當pr變?yōu)闊o效時,所有的像素單元就開始下一幀圖像采集的長積分.同時RowSel選通第0行,在完成第0行的一級放大后,ColSel逐次選通各列進行二級放大及后續(xù)的DPGA和A/D轉換和數(shù)據(jù)輸出.完成一行的二級放大后,RowSel選通下一行,直至完成一幀(共計768行)的數(shù)據(jù)處理和輸出.但是,在完成第一幀圖像的數(shù)據(jù)處理時,由于第二幀圖像的長積分時間還沒有結束,系統(tǒng)處于等待狀態(tài),當長積分時間到了后,s1有效,所有像素單元將長積分采集到的圖像信息存入各自的Cn1中(此時,Cn1中存放的是第二幀圖像的長積分后的信息)……接下來,與第一幀圖像處理一樣,進行第二幀的短積分,之后啟動第三幀的長積分,同時逐行處理第二幀的圖像信息.圖4中給出的是“長積分時間大于一幀圖像信息的處理時間”時的情況.當長積分時間小于一幀圖像信息的處理時間時,我們需要在短積分采樣完成后只進行圖像信息的逐行處理,而要在等待一定的時間(一幀圖像信息的處理時間-長積分時間)之后,才啟動下一幀圖像的長積分.4堅持以開發(fā)可綜合的內容分析為前提,實現(xiàn)三維仿真當控制電路的時序關系分析確定下來之后,遵循自頂向下的設計方法,完成模塊的劃分.運用Verilog硬件描述語言分別進行各子模塊的程序設計,功能仿真,綜合以及綜合后的門級仿真.在各子模塊設計無誤的前提下,完成整體模塊的調試,綜合和仿真.在Verilog程序設計中,將Verilog源代碼的可綜合性和設計的可靠性視為優(yōu)先考慮的問題.各子模塊的源代碼全部采用可綜合的Verilog語句編寫,使綜合后的設計更加可靠.4.1基于滾桶式廣告時間的故障控制單元4.1.1積分時間驗證我們設定成像像素陣列首行為0,末行為5(這實際上驗證了控制電路的窗選功能).選取不同的長積分時間和短積分時間驗證設計整體功能是否正常工作.從圖5的功能仿真結果中可以看出,RowSel的變化與前面理論分析的結果相同,而短積分也在指定的時間停止,即ColSel等于150后1.5個主時鐘周期,s2-n有效.圖5中,長積分時間單位相當于一行像素單元圖像處理的時間,短積分時間單位相當于一列像素單元圖像處理的時間.4.1.2fpga驗證試驗本設計采用Altera公司生產的Cyclone型的FPGA芯片(EP1C12Q240C6)進行了驗證.使用QuartusⅡ軟件進行綜合,綜合后設計的最高工作頻率為117.95MHz,耗費1003個LogicElements,使用了56個針腳.為了與前面的仿真結果比較,進行FPGA驗證時,使用與前面相同的圖像采集參數(shù).FPGA軟件仿真結果如下:圖6中,長積分時間和短積分時間單位定義同上.4.2綜合及仿真結果分析同樣,我們對并行式曝光時序控制電路也進行了功能仿真,綜合以及綜合后的門級仿真,仿真結果如圖7所示.設計的功能仿真結果、綜合后的門級仿真結果與FPGA的驗證結果都完全一致,滿足了幀頻200幀/秒的設計要求.5并行式曝光方式比較要合理本文詳細地介紹了采用雙采樣結構圖像傳感器的兩種常用的時序控制方法:滾筒式曝光方式和并行式曝光方式.并根據(jù)時序控制電路的功能仿真和在FDGA上的驗證結果,證明了兩種方法的可行性,即可獲得大的動態(tài)范圍,也保證了較高的幀頻.就這兩種方法而言,并行式曝光方式的速度