工程科技微電子學(xué)前沿問題

DSM/VDSM與納米尺度IC設(shè)計SOC是DSM/VDSM與納米尺度IC精確的模型統(tǒng)一的物理設(shè)計方法納米(90nm)尺度IC設(shè)計方法超越傳統(tǒng)金屬/介質(zhì)系統(tǒng)的互連線新概念1.SOC是DSM/VDSM與納米尺度ICSOC的特點一定是采用深亞微米/超深亞微米(DSM/VDSM)工藝制造的。通常DSM指<0.5

m，而VDSM指<0.18

m，而納米尺度指<0.1

m(100nm)SOC要求面積小、密度高；速度快、性能高；電壓/功耗低、可靠性高。其中性能是核心精確的模型器件模型邏輯元件模型互連線模型統(tǒng)一的物理設(shè)計方法納米(90nm)尺度IC設(shè)計方法2.精確的模型用于SPICE模擬的精確器件模型DSM/VDSM下的問題器件中原來的次要(二級)效應(yīng)成為一級效應(yīng)短、窄溝效應(yīng)、DIBL等強(qiáng)場效應(yīng)：熱載流子；速度飽和等襯底雜質(zhì)非均勻分布、器件結(jié)構(gòu)變化源漏寄生電阻亞0.1微米效應(yīng)：柵耗盡；速度過沖；量子效應(yīng)等

一維模型成為二、三維模型實驗發(fā)現(xiàn)，不同幾何尺寸(W,L)器件的電學(xué)特性也不相同射頻(RF)模擬電路要求非常精確的模型工業(yè)標(biāo)準(zhǔn)電路模擬器STAR-HSPICE所用的模型3.BSIM短溝絕緣柵場效應(yīng)晶體管(BerkeleyShort-channelIGFET)模型基于準(zhǔn)二維分析，考慮了DSM、VDSM尺寸器件的各種效應(yīng)，是新開展起來的基于物理機(jī)理的模型版本進(jìn)化BSIM3V3.2：6/16/1998BSIM3V3.2.4：1/1/2002BSIM3V3.3：7/29/2005BSIM4.3.0：5/9/2003。適于亞0.1微米MOS器件。以及BSIMSOI3.1.1：2/28/2003BSIM4.5.0:7/29/2005實例：TSMC0.18mCMOS器件的BSIM3-SPICE模型PMOS、NMOS各12個Level-49模型W范圍4個：101~10.1、10.1~1.3、1.3~0.6，0.6~0.22mL范圍3個：21~1.2、1.2~0.5、0.5~0.18m工藝偏差各分三種：Typical，F(xiàn)ast，Slow每個模型163個參數(shù)共72個模型，總計11,736個參數(shù)北京郵電大學(xué)自動化學(xué)院4.BSIM模型的演化CMC(CompactModelCoucil)組織1995年3月由TI、IBM、Hitachi、Infineon、AMD、Motorola等公司發(fā)起，現(xiàn)有23個大公司成員旨在促進(jìn)電路模擬用器件緊縮模型的開展與標(biāo)準(zhǔn)化5.器件模型新進(jìn)展：<0.1微米；射頻；低壓低功耗BSIM4:UCBerkeleybyChenmingHu,MansunChan,Xuemei(Jane)Xi,KanyuM.Cao,HuiWan,WendongLiu,XiaodongJin,JeffOuMOS9,11:PhilipsReserchLaboratoriesbyD.B.M.Klaassen,R.vanLangevelde,A.J.ScholtenEKV:SwissFederalInstituteofTechnologybyChristianEnz,FrancoisKrummenacher,EricVittozHiSIM:Hiroshima(廣島)University,STARCbyM.Miura-Mattausch,H.UenoBSIM3BSIM4MOS9MOS11EKVHiSIMModelingmethodAnalyticalAnalyticalAnalyticalAnalyticalAnalyticalIterativeInversionVt-basedVt-basedVt-basedquasiys-basedHybridys-basedDCcurrentdriftDriftdriftdrift-diffusiondriftdrift-diffusionReferencingSourceDynamicSourceSourceBulkSourceSymmetryNoYesNoYesYesYesInducedgatenoiseIgnoreYesYesYesIgnoreTunnelingIgnoreYesIgnoreYesIgnoreYes6.射頻(RF)下的器件模型RF-MOSFET的性能fT：增益帶寬Ga：增益NF：噪聲系數(shù)

7.準(zhǔn)靜態(tài)(QS)模型到非準(zhǔn)靜態(tài)(NQS)模型QS忽略了溝道電荷建立需要時間NQS采用溝道電荷弛豫時間方法8.9.QS與NQS模擬比較10.射頻下MOSFET等效電路11.射頻無源元件片上電感：CMOS襯底射頻損耗導(dǎo)致低Q值。兩種壓焊線(bondwire)電感：0.1-4nH；Q值~50(2GHz)；容差~+/-20%平面螺旋電感(planarspiral)：~100nH；Q值~10；自諧振問題嚴(yán)重；占用面積大缺乏電感普適性模型：當(dāng)前只有經(jīng)驗性模型，滿足高準(zhǔn)確度的要求片上電容構(gòu)成方法柵電容：單位面積電容值最大，必須工作于強(qiáng)反型區(qū)，線性范圍有限金屬－絕緣體－金屬(MIM)電容，它具有很好的線性范圍多晶硅－氧化層－多晶硅(POP)結(jié)構(gòu)的平行板電容集成變?nèi)莨埽憾O管型調(diào)節(jié)范圍典型值為10％；反型模式可調(diào)節(jié)范圍仍受限于源漏寄生電容；積累模式可調(diào)節(jié)范圍可以到達(dá)30％；柵控模式可調(diào)節(jié)范圍可達(dá)53％12.用于邏輯模擬的精確元件模型常規(guī)的延時模型:Td_total=Td_intrinsic+kCload采用線性的負(fù)載電容關(guān)系DSM/VDSM下的問題邏輯元件延時與負(fù)載電容呈非線性關(guān)系與輸入信號變化斜率(ISM)有關(guān)：Ttotal=f(ISM,Cload)解決方法新的延時模型采用4x4矩陣表+線性內(nèi)/外插方法實例：全加器模型，共48個4x4矩陣、768個參數(shù)輸入a、b、c，輸出本位和s、進(jìn)位co延時關(guān)系對a與s間的延時關(guān)系有8種情況a、b、c排列組合3種每種4x4矩陣表對s、c兩個獨立輸出的延時共48個4x4矩陣、768個參數(shù)13.用于布線后仿真的精確互連線模型DSM/VDSM下的問題一維模型二、三維模型集總電容模型RCL傳輸線的RC樹型分布網(wǎng)模型接觸電阻和源漏電阻：注入、擴(kuò)散區(qū)成為高阻區(qū)金屬線覆蓋電容和邊緣電容：平行板電容模型精度差解決方法采取逐線提取(net-by-netextraction)、全3D場方程解法對于初始提取得到的復(fù)雜RC網(wǎng)絡(luò)約簡提高提取速度用與直接制造、測試數(shù)據(jù)比較的方法進(jìn)行校準(zhǔn)，以保持<5%的精度在互連線延時占優(yōu)勢的情況下，不僅SOC設(shè)計、驗證，而且功耗、時序、信號完整性與可靠性分析都需要互連線信息的精確、快速提取14.統(tǒng)一的物理設(shè)計方法DSM、VDSM工藝下互連線延時占優(yōu)勢的根本領(lǐng)實震撼了傳統(tǒng)的設(shè)計方法問題傳統(tǒng)設(shè)計過程劃分為前端網(wǎng)表設(shè)計和后端物理設(shè)計互連延時只有在后端物理設(shè)計的布局、布線完成后才能精確知道，那么在前端網(wǎng)表設(shè)計時缺少主要的延時信息當(dāng)后端物理設(shè)計不能滿足時序要求時很難預(yù)料前端設(shè)計的改進(jìn)方向前后端設(shè)計脫節(jié)產(chǎn)生的盲目性導(dǎo)致了設(shè)計迭代次數(shù)增加，甚至造成迭代過程不收斂(convergency,closure)的致命問題布局、布線穩(wěn)定性的概念網(wǎng)表變化時，幅員變化不劇烈設(shè)計迭代可收斂在設(shè)計初期就能對互連拓?fù)潢P(guān)系盡量精確地模型化，以布局規(guī)劃(Floor-planning)為代表的物理綜合成為SOC設(shè)計關(guān)鍵將對互連有關(guān)鍵影響的物理特性融入到前端設(shè)計中，保持時序在整個設(shè)計流程中的精確性與一致性15.物理綜合方法初始輸入高層次網(wǎng)表(RTL模塊為空)、硬IP的時序和物理模型、高層次設(shè)計約束、I/O布局黑盒子規(guī)劃初始布局：空RTL模塊(其時序與面積由用戶根據(jù)快速特性模型預(yù)估)、硬IP模塊電源總線規(guī)劃：為更精確地預(yù)見整體設(shè)計設(shè)計規(guī)劃總體布線器快速粗布頂層布線網(wǎng)，并預(yù)估模塊間互連延時。發(fā)現(xiàn)時序與布線擁擠問題時及時調(diào)整模塊劃分，重復(fù)迭代寄生參數(shù)提取對頂層線網(wǎng)生成精確延時模型，傳給設(shè)計預(yù)算器預(yù)算器產(chǎn)生每個模塊的物理可知的綜合約束輸出：初始布圖、初始頂層電源規(guī)劃、各模塊初始綜合約束、初始頂層布線RTL規(guī)劃寫出RTL模塊，由RTL預(yù)估器根據(jù)綜合約束生成預(yù)估門級網(wǎng)表基于這一更精確的RTL描述布局布線、調(diào)整迭代、產(chǎn)生延時模型輸出：各模塊的“全定制〞線負(fù)載模型、細(xì)化調(diào)整的整體布局和物理設(shè)計、調(diào)整后的各模塊設(shè)計預(yù)算16.門級規(guī)劃由各模塊“全定制〞線負(fù)載模型和調(diào)整后的各模塊設(shè)計預(yù)算對每個RTL模塊再綜合(并行)生成最后網(wǎng)表對每個RTL模塊詳細(xì)布局布線(并行)、產(chǎn)生RTL模塊和整個芯片的時鐘樹發(fā)現(xiàn)時序問題：調(diào)整單元、管腳；改權(quán)重、布圖拓?fù)浣Y(jié)構(gòu)；對問題大的模塊重新綜合發(fā)現(xiàn)布線擁擠問題：除上述方法外，頂層重新布線輸出：最后的整體布局、管腳分布和頂層布線；各模塊門級網(wǎng)表和詳細(xì)布局；時鐘樹綜合結(jié)果、緩沖器分配布線與物理設(shè)計在門級規(guī)劃根底上，完成各RTL模塊最后布線。只需細(xì)微優(yōu)化(調(diào)整門的大小、插入緩沖器等)，即可解決布線后發(fā)現(xiàn)的時序問題時序錯誤初始預(yù)估綜合布圖布線黑盒子RTL門級與物理設(shè)計17.納米(90nm)尺度IC設(shè)計方法問題設(shè)計實現(xiàn)納米尺度IC，開始于互連、也結(jié)束于互連互連占優(yōu)勢Al-SiO2：~0.25μmCu-lowκ：~0.13μm90nm時，互連延時會占總延時的75％互連延時性質(zhì)變化信號完整性(SI)電源線網(wǎng)壓降(IRdrop)90nm設(shè)計的時序分析假設(shè)不包括SI、IRdrop將是沒有意義的18.SI與IRdrop問題交叉耦合(crosscoupling)寄生電容：從與地線耦合 (與線長成比例)擴(kuò)展到與 鄰線耦合(不再與線長成 比例)鄰近線間電容交叉耦合導(dǎo) 致延時不規(guī)律地變化右圖為0.18μm工藝下， 線距為1x和2x的變化例子。 1x時：1mm線長：+/-30%3mm線長：+80％/-60%電源線網(wǎng)的壓降(IRdrop)電源/地(PG)線網(wǎng)的電阻產(chǎn)生IRdrop，隨特征尺寸減少而迅速增加電源電壓因IR壓降從1.7V降到1.6V會引起50％以上的延時變化有研究說明，<0.18μm的設(shè)計僅因這一額外的IRdrop問題導(dǎo)致20%設(shè)計在首次投片失敗19.持續(xù)收斂方法傳統(tǒng)的線性設(shè)計流程不再有效，需要新的設(shè)計策略布局規(guī)劃是不夠的物理綜合是不夠的納米設(shè)計方法——持續(xù)收斂技術(shù)每日虛擬出帶(virtualtape-outeveryday)方法初始全芯片設(shè)計表示：硅虛擬原型(SiliconVirtualPrototype,SVP)SVP并發(fā)地處理設(shè)計和可制造性的所有問題每天通過虛擬出帶看到朝著最終目標(biāo)可預(yù)測、可測量的系統(tǒng)進(jìn)展20.硅虛擬原型(SVP)：是持續(xù)收斂方法的關(guān)鍵它必須是一個足夠接近于出帶質(zhì)量的全芯片實現(xiàn)其迭代速度足夠快，以便嘗試不同方式的實現(xiàn)是一個集成了所有EDA工具的通用設(shè)計平臺21.對層次化與高容量flat能力支持的需求層次化：面對>1billion器件的SOC設(shè)計必須層次化高容量flaten能力：模塊規(guī)模~10M器件，希望不采用嵌套(開銷、優(yōu)化限制)方法納米布線需要：在初始、最終階段都重要考慮物理的布線(Physical-awareRouting)考慮制造的布線(Manufacturing-awareRouting)復(fù)雜設(shè)計規(guī)那么：銅制程、多通孔、變寬度/間距布線、天線效應(yīng)。。。光學(xué)鄰近效應(yīng)修正(OpticalProximityCorrection,OPC)與相移掩模(PhaseShiftMask,PSM)大量布線能力與性能：10M門/日；并發(fā)尋址寄生參數(shù)提取、靜態(tài)時序分析(STA)和信號完整性分析(SI)22.納米IC設(shè)計物理分析需要所見非所得(Whatyouseeisnotwhatyouget)：需要納米級的精確分析工具寄生參數(shù)提?。簡卧Ｐ蛻?yīng)當(dāng)是instance-specific延時計算：考慮動態(tài)延時信號電遷移：Cu制程也有電遷移，包括AC(>300MHz)、DC引起的電遷移電源網(wǎng)格分析：PG網(wǎng)占總連線約三分之二，要考慮IR和EM電感：與SI密切相關(guān)23.小結(jié)：納米尺度IC設(shè)計技術(shù)問題，多數(shù)與互連線相關(guān)設(shè)計尺寸與復(fù)雜性：是層次化設(shè)計，那么與互連線相關(guān)需解決：設(shè)計能力；提早的精確分析；層次化管理基于SI和IR的定時：與互連線相關(guān)精確定時需要：實際的連線；先進(jìn)的互連線模型；復(fù)雜的物理分析IRdrop(電源/地網(wǎng)設(shè)計)：與互連線相關(guān)需解決：性能與抗噪；PG網(wǎng)抗電遷移的穩(wěn)健性；降低功耗、漏電等問題串?dāng)_與電感：與互連線相關(guān)需解決：串?dāng)_引入的噪聲(SI)；電感引入的效應(yīng)(互連線串?dāng)_、PG網(wǎng)振鈴)電遷移(EM)：與互連線相關(guān)需解決：電子風(fēng)引起的金屬空洞與堆積；互連線自熱效應(yīng)數(shù)字-模擬集成：50%的SOC含A/MS。與互連線有些相關(guān)(somewhat)功耗：與互連線有些相關(guān)(somewhat)系統(tǒng)信號傳輸：考慮封裝。與互連線相關(guān)制造規(guī)那么：銅互連、CMP、EUV光刻、天線效應(yīng)等導(dǎo)致復(fù)雜設(shè)計規(guī)那么。與互連線相關(guān)成品率優(yōu)化：設(shè)計中值技術(shù)取代工藝角方法。與互連線相關(guān)24.超越傳統(tǒng)金屬/介質(zhì)系統(tǒng)的互連線新概念新概念設(shè)計選擇：通過設(shè)計修改全局互連。方法、工具、異步(取消全局互連)封裝中間互連：將局部性能要求高的互連移到封裝——“seaofleads〞。本錢、可靠性問題3D互連：認(rèn)為是獲得高密度封裝與互連最有效方法，多層疊放、3D集成repeater到達(dá)減少全局互連延時。散熱問題RF/微波互連：片上局域網(wǎng)(LANonaChip)。本錢、面積、功耗、新系統(tǒng)架構(gòu)問題光互聯(lián)：認(rèn)為是解決全局互連的主要選擇。光信號、設(shè)計工具問題其他方法：納米管、自旋耦合、分子互連等25.說明全局互連線用插入重復(fù)器(repeater)減少延時確定全局互連線長、寬確定插入重復(fù)器(反相驅(qū)動器)的數(shù)目確定驅(qū)動器的晶體管尺寸存在反相器鏈晶體管尺寸的優(yōu)化問題26.3D-IC互連：文獻(xiàn)報道的三種方法(a)Saraswat(b)Neudeck(c)Antoniadis27.RF/微波互連共平面波導(dǎo)：CPW(coplanarwaveguide)微帶傳輸線：MTL(microstriptransmissionline)芯片間通信是通過在MCM內(nèi)的微型無線局域網(wǎng)(M-WLAN)28.用于互連的硅微光學(xué)(SiliconMicro-photonics)硅微光學(xué)可能是解決進(jìn)入納米尺度SOC互連的主要途徑光學(xué)元件光產(chǎn)生：例如，硅－鉺激光二極管(Si-ErbiumLED)光傳播：例如，Si/SiO2光纖光探測：例如，Si/Ge探測器29.優(yōu)點將互連線LRC引起的延時最小化提供精確的時鐘分布與系統(tǒng)同步大大減少因互連線引起的功耗大大改善因互連線引起的串?dāng)_、電壓隔離、阻抗匹配、管腳電感等問題30.SOC設(shè)計、驗證與IP復(fù)用31.軟硬件協(xié)同設(shè)計方法軟硬件協(xié)同設(shè)計(HW/SWCo-design)的主要內(nèi)容系統(tǒng)的劃分(Partitioning)理論與技術(shù)硬件系統(tǒng)和軟件系統(tǒng)的評估函數(shù)；劃分算法兩個層次：軟件與硬件的功能劃分；各自內(nèi)部功能的劃分軟硬件協(xié)同分析、驗證(理論和技術(shù))和測試方法軟硬件的生成與優(yōu)化(綜合的理論與技術(shù))主要設(shè)計步驟系統(tǒng)建模數(shù)據(jù)流圖(DFG)：適于DSP系統(tǒng)有限狀態(tài)機(jī)(FSM)：適于控制為主系統(tǒng)通信順序處理(CSP)程序狀態(tài)機(jī)(PSM)：適于控制/數(shù)據(jù)為主系統(tǒng)，軟件應(yīng)用VHDL/Verilog：硬件與某些軟件應(yīng)用32.系統(tǒng)方案評估性能硬件：速度或數(shù)據(jù)率、芯片尺寸、可測試性、功耗等軟件：執(zhí)行時間、程序/數(shù)據(jù)/存儲器的尺寸、流水作業(yè)性等本錢：經(jīng)費本錢、設(shè)計人力本錢等迅速產(chǎn)生對系統(tǒng)的一系列軟硬件劃分方案以供選擇優(yōu)化的劃分方案準(zhǔn)備工作：定義目標(biāo)粒度；選擇設(shè)計標(biāo)準(zhǔn)；選擇評估模型；定義衡量劃分質(zhì)量的單一本錢值尋找大量可能劃分的一個優(yōu)化的子集協(xié)同綜合軟件綜合：用傳統(tǒng)的編譯器把復(fù)雜描述轉(zhuǎn)換為傳統(tǒng)軟件程序硬件綜合：高層綜合：算法級綜合、行為級綜合、系統(tǒng)級綜合RTL綜合：包括順序綜合、邏輯綜合、工藝映射協(xié)同模擬：RTL(硬)+指令集(軟)33.SystemC與OSCI1999年9月27日成立開放SystemC促進(jìn)會(OSCI，OpenSystemCInitiative)，主要的發(fā)起單位有Synopsys、CoWare、Frontier、VSIA等50多個EDA、系統(tǒng)和IC公司SystemC是近年來開展的一種基于C/C++風(fēng)格的、有利于系統(tǒng)級IP建模與交換的系統(tǒng)描述語言旨在建立推動SOC設(shè)計產(chǎn)業(yè)的、具有互操作性的工具平臺它并不用特殊的語言結(jié)構(gòu)擴(kuò)展C/C++，而是采用建立C++類型庫的方法，仍然使用ANSI-C++編譯器。包括一個C++類型庫和一個小巧的模擬器內(nèi)核OSCKit和授權(quán)目的：互操作性源碼修改：成員共享商用授權(quán)通過代理OpenSystemCTMKitOpenSourceCodeExecute/debugwith

standardANSIC++toolsReferenceManualTutorial&Exampleswww.SystemC.org統(tǒng)一的SystemC語言34.SystemC架構(gòu)Core僅提供一小組constructs，建立與硬件結(jié)構(gòu)化描述、并發(fā)、通信、同步等有關(guān)的描述模型35.SystemC克服C/C++不具并發(fā)性、無時間概念、缺少硬件類型的通信、重啟動和多數(shù)據(jù)種類模塊：SC_MODULE，是結(jié)構(gòu)化、層次性實體，內(nèi)部可含其他module或進(jìn)程(process)。模塊的constructor是SC_CTOR進(jìn)程：PROCESS，非層次性，由敏感信號引發(fā)，有三種方法：SC_METHOD，無自己的執(zhí)行線程線程：SC_THREAD，有自己的執(zhí)行線程時鐘線程：SC_CTHREAD，必須同時指定時鐘，敏感信號即時鐘端口：PORT，單、雙向信號：SIGNAL分辨(resolved)信號：sc_signal_rv，具有多個驅(qū)動源，須接分辨端口非分辨(unresolved)信號時鐘：SC_CLOCK，按時序正確模擬硬件的并發(fā)事件多種數(shù)據(jù)類型：sc_bit;sc_logic;sc_int;sc_uint;sc_bigint;sc_biguint;sc_bv;sc_lv;sc_fixed;sc_ufixed;sc_fix;sc_ufix;等基于周期(cycle-based)的模擬內(nèi)核：可以實現(xiàn)快速模擬支持多種抽象級別：系統(tǒng)級、算法級、RTL等通信協(xié)議：提供多種通信語義義以在不同抽象級別描述SoC和系統(tǒng)I/O協(xié)議36.描述D觸發(fā)器的例子最新版本：SystemC2.0.1，2001年，作者Synopsys,Inc.：StanY.Liao,etc.CoWare,Inc.：HarishSarin,etc.VHDLLibraryieee;Useieee.std_logic_1164.all;EntitydffisPort(clock:instd_logic;Din:instd_logic;Dout:outstd_logic);Enddff;ArchitecturertlofdffisBeginProcessBeginWaituntilclock’eventandclock=‘1’;Dout<=din;Endprocess;EndrtlVerilogModuledff(din,clock,dout);Inputdin;Inputclock;Outputdout;Regdout;Always@(posedgeclock)Dout<=din;EndmoduleSystemC//dff.h#include“systemc.h〞SC_MODULE(dff){Sc_in<bool>din;Sc_in<bool>clock;Sc_iout<bool>dout;Voiddoit(){Dout=din;}SC_CTOR(dff){SC_METHOD(doit);Sensitive_pos<<clock;}};37.SOC的設(shè)計任務(wù)與流程要求系統(tǒng)級廠商與半導(dǎo)體廠商更加密切的結(jié)合系統(tǒng)級RTL級物理級硬件實現(xiàn)驗證與分析軟IP軟件實現(xiàn)系統(tǒng)級IP硬IPRTL到GDSII

流程C編譯器

匯編器鏈接編輯器(IDE)系統(tǒng)級設(shè)計38.需要統(tǒng)一的語言：統(tǒng)一的C/C++語言風(fēng)格，使工業(yè)界能夠?qū)崿F(xiàn)系統(tǒng)級IP的模型建立與交換可互操作的工具構(gòu)架的建立算法架構(gòu)應(yīng)用

使用C/C++

專用語言專用C擴(kuò)展

C++類庫使用C/C++Executable&ImplementableSpecificationHardware

SynthesisSoftware

Synthesis39.采用統(tǒng)一的SystemC設(shè)計方法C/C++a.outC/C++架構(gòu)設(shè)計功能設(shè)計HW/SW性能評估物理設(shè)計+40.系統(tǒng)級HW/SW協(xié)同設(shè)計、功能塊產(chǎn)生、系統(tǒng)集成系統(tǒng)功能的C/C++描述(HW,SW,環(huán)境)數(shù)字

HW功能塊

設(shè)計SW功能塊

設(shè)計模擬

混合信號

HW功能塊

設(shè)計系統(tǒng)架構(gòu)異質(zhì)

多層次驗證41.SOC的高復(fù)雜性使驗證成為設(shè)計的主要任務(wù)傳統(tǒng)模擬驗證方法的問題需要合理而充分地選取輸入鼓勵圖案不完備(incompleteness)，不能完全保證正確性模擬時間太長，占據(jù)50%以上工作量模擬結(jié)果需要手工比較解決方法：快速與完備性驗證靜態(tài)驗證(STVorSTA,StaticTimingVerificationorAnalysis;FV,FormalVerification)快速模擬(CBC,CycleBasedSimulation;NCC,NativeCompiledCodeSimulator)硬件仿真(HardwarePrototype)、并行與分布式處理SOC驗證問題42.靜態(tài)時序分析(STA)方法：將整個設(shè)計分成路徑集合，計算每個路徑的延時，檢驗是否違反時序要求優(yōu)點：覆蓋所有路徑，不需要輸入鼓勵圖案，速度比傳統(tǒng)的動態(tài)時序模擬方法快假設(shè)干數(shù)量級倍，因而具有幾百萬門規(guī)模的分析能力，它還可以給出充分的時序違反報告缺點：仍然是不完備的驗證，需要采用形式驗證方法進(jìn)行功能等價性檢驗形式驗證(FormalVerification)方法優(yōu)點從數(shù)學(xué)上完備地驗證電路實現(xiàn)對設(shè)計標(biāo)準(zhǔn)的符合性或正確性用數(shù)學(xué)方法直接比較驗證，不需要輸入鼓勵圖案可以進(jìn)行從系統(tǒng)級到門級驗證，速度快43.形式驗證種類等價性驗證：兩個方案的等價性。用于低層次驗證，已有商品化工具性質(zhì)驗證：驗證方案是否滿足用戶給定的某些規(guī)那么或性質(zhì)，用于高層次驗證，尚不成熟模型判別(ModelChecking)：把要驗證的時序電路抽象為有限狀態(tài)機(jī)(FSM)模型，用計算樹邏輯(CTL)時態(tài)語言描述規(guī)那么或性質(zhì)，采用狀態(tài)機(jī)分析或態(tài)空間搜索驗證符合性語言包含(LanguageContainment)：驗證兩個自動機(jī)方法間的語言包含關(guān)系符號軌跡求值(SymbolicTrajectoryEvaluation)：用符號變量代替?zhèn)鹘y(tǒng)模擬方法中確實定布爾值，一個周期就可得到所有可能的輸出結(jié)果。只適于組合電路44.采用符號模型驗證(SMV)方法，通過電路態(tài)空間窮盡搜索確認(rèn)系統(tǒng)標(biāo)準(zhǔn)用二叉決策圖(BDD)建立FSM模型表示電路：BDD是一個有向無環(huán)圖，電路可以用有序節(jié)點+邏輯值邊的集合—有序BDD表示用CTL時態(tài)語言描述規(guī)那么或性質(zhì)：包括A(All)、E(Exist)兩種路徑量詞，G(Global)、X(Next)、F(Final)、U(Until)四種時態(tài)操作符，組合得到八種CTL時態(tài)操作符：Exf，E[fUg]，EGf，AXf，EFf，AFf，AGf，A[fUg]符號模型判別(TemporalLogicModelCheck)：計算FSM模型的合法狀態(tài)空間S；計算滿足待驗證的CTL性質(zhì)的狀態(tài)集合T；然后比較是否有TS。假設(shè)態(tài)sS但sT，那么說明電路有些態(tài)不滿足待驗證性質(zhì)EXfEGfEFfAFfAGfAXf45.智權(quán)(IP)模塊與設(shè)計復(fù)用SOC設(shè)計是基于IP的嵌入式設(shè)計uPDSPMemoryI/OSpecialtyControlAnalogRFuPDSPRAMRFAnalogCtrlSpec.46.IP模塊的屬性芯片系統(tǒng)組成MCU核；DSP核；Memory核；總線與接口模塊模擬電路、RF處理器；數(shù)字模擬混合信號電路嵌入式軟、硬件IP模塊由相應(yīng)模塊的專家完成，通過授權(quán)的技術(shù)轉(zhuǎn)移被用到芯片系統(tǒng)中IP模塊必須具有可復(fù)用特征有軟件、固件、硬件三種形式硬核(Hardcore)：經(jīng)投片驗證的幅員。代價最高，可重復(fù)使用性最低。IP商提供的在特定工藝下的幅員級模塊，系統(tǒng)商不能進(jìn)行任何改動。相當(dāng)于庫單元。那么IP商的知識產(chǎn)權(quán)可完全得到保護(hù)軟核(Softcore)：可綜合RTL模型?？芍貜?fù)使用的靈活性最高固核(Firmcore)：帶有布局規(guī)劃信息的邏輯門級網(wǎng)表。IP商提供的與工藝無關(guān)的RTL代碼或門級網(wǎng)表。系統(tǒng)商可根據(jù)需要改動，靈活性大。但I(xiàn)P商的知識產(chǎn)權(quán)不易得到保護(hù)47.SystemsHousesSemiconductorVendorsFablessSiVendorsIPDevelopersIPIntegratorsIPFabricatorsOther3rdParties48.IP設(shè)計方法及在SOC設(shè)計中的應(yīng)用SOC設(shè)計是基于IP的嵌入式設(shè)計：關(guān)鍵技術(shù)是設(shè)計再利用設(shè)計的可重復(fù)使用性、可重復(fù)綜合性、可重復(fù)集成性在各個層次上使用IP模塊IP設(shè)計方法及在SOC設(shè)計中的應(yīng)用IP模塊的設(shè)計：包括IP模塊確實定和定義、Soft/Firm/HardCore的標(biāo)準(zhǔn)化模塊設(shè)計和生成、IP模塊的參數(shù)化和可復(fù)用性研究IP模塊的利用：包括IP模塊間的通信和接口綜合技術(shù)，SOC中IP模塊的驗證、測試和容錯技術(shù)SOC設(shè)計的“IP化〞(即基于IP的SOC設(shè)計技術(shù))：包括面向可復(fù)用IP模塊的系統(tǒng)芯片集成、可靠性設(shè)計以及性能優(yōu)化技術(shù)關(guān)鍵IP模塊研究