門電路和組合

門電路和組合邏輯電路20.1脈沖信號20.2基本門電路及其組合20.5邏輯代數(shù)20.4CMOS門電路20.3TTL門電路20.6組合邏輯電路的分析與綜合20.7加法器20.8編碼器20.9譯碼器和數(shù)字顯示20.10數(shù)據(jù)分配器和數(shù)據(jù)選擇器20.11應(yīng)用舉例1.掌握基本門電路的邏輯功能、邏輯符號、真值表和邏輯表達式。了解TTL門電路、CMOS門電路的特點;3.會分析和設(shè)計簡單的組合邏輯電路;理解加法器、編碼器、譯碼器等常用組合邏輯電路的工作原理和功能;5.學(xué)會數(shù)字集成電路的使用方法。本章要求：2.會用邏輯代數(shù)的基本運算法則化簡邏輯函數(shù);第20章門電路和組合邏輯電路模擬信號：隨時間連續(xù)變化的信號20.1

脈沖信號模擬信號數(shù)字信號電子電路中的信號1.模擬信號正弦波信號t三角波信號t

處理模擬信號的電路稱為模擬電路。如整流電路、放大電路等，注重研究的是輸入和輸出信號間的大小及相位關(guān)系。

在模擬電路中，晶體管三極管通常工作在放大區(qū)。

2.脈沖信號

是一種躍變信號，并且持續(xù)時間短暫。尖頂波t矩形波t

處理數(shù)字信號的電路稱為數(shù)字電路，它注重研究的是輸入、輸出信號之間的邏輯關(guān)系。

在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū)，起開關(guān)的作用。脈沖信號正脈沖：脈沖躍變后的值比初始值高負脈沖：脈沖躍變后的值比初始值低如：0+3V0-3V正脈沖0+3V0-3V負脈沖20.2

基本門電路及其組合

邏輯門電路是數(shù)字電路中最基本的邏輯元件。

所謂門就是一種開關(guān)，它能按照一定的條件去控制信號的通過或不通過。門電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系)，所以門電路又稱為邏輯門電路。20.2.1邏輯門電路的基本概念

基本邏輯關(guān)系為“與”、“或”、“非”三種。

下面通過例子說明邏輯電路的概念及“與”、“或”、“非”的意義。220V+-

設(shè)：開關(guān)斷開、燈不亮用邏輯“0”表示，開關(guān)閉合、燈亮用邏輯“1”表示。邏輯表達式：

Y=A?B1.“與”邏輯關(guān)系“與”邏輯關(guān)系是指當(dāng)決定某事件的條件全部具備時，該事件才發(fā)生。000101110100ABYBYA狀態(tài)表BY220VA+-2.“或”邏輯關(guān)系

“或”邏輯關(guān)系是指當(dāng)決定某事件的條件之一具備時，該事件就發(fā)生。邏輯表達式：

Y=A+B狀態(tài)表000111110110ABY3.“非”邏輯關(guān)系

“非”邏輯關(guān)系是否定或相反的意思。邏輯表達式：Y=A狀態(tài)表101AY0Y220VA+-R

由電子電路實現(xiàn)邏輯運算時，它的輸入和輸出信號都是用電位（或稱電平）的高低表示的。高電平和低電平都不是一個固定的數(shù)值，而是有一定的變化范圍。

門電路是用以實現(xiàn)邏輯關(guān)系的電子電路，與前面所講過的基本邏輯關(guān)系相對應(yīng)。

門電路主要有：與門、或門、非門、與非門、或非門、異或門等。20.2.2

分立元件基本邏輯門電路20.2

基本門電路及其組合

電平的高低一般用“1”和“0”兩種狀態(tài)區(qū)別，若規(guī)定高電平為“1”，低電平為“0”則稱為正邏輯。反之則稱為負邏輯。若無特殊說明，均采用正邏輯。100VUCC高電平低電平1.二極管“與”門電路(1)電路(2)工作原理輸入A、B、C全為高電平“1”，輸出Y為“1”。輸入A、B、C不全為“1”，輸出Y

為“0”。0V0V0V0V0V3V+U12VRDADCABYDBC3V3V3V0V00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表0V3V1.二極管“與”門電路(3)邏輯關(guān)系：“與”邏輯即：有“0”出“0”，

全“1”出“1”Y=ABC邏輯表達式：

邏輯符號：&ABYC00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表2.二極管“或”門電路(1)電路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表3V3V-U12VRDADCABYDBC(2)工作原理輸入A、B、C全為低電平“0”，輸出Y為“0”。輸入A、B、C有一個為“1”，輸出Y

為“1”。2.二極管“或”門電路(3)邏輯關(guān)系：“或”邏輯即：有“1”出“1”，

全“0”出“0”Y=A+B+C邏輯表達式：邏輯符號：ABYC>100000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表3.晶體管“非”門電路+UCC-UBBARKRBRCYT

1

0截止飽和(2)邏輯表達式：Y=A“0”10“1”(1)電路“0”“1”AY“非”門邏輯狀態(tài)表邏輯符號1AY1.與非門電路有“0”出“1”，全“1”出“0”“與”門&ABCY&ABC“與非”門00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表Y=ABC邏輯表達式：1Y“非”門20.2.3

基本邏輯門電路的組合2.或非門電路YABC“或非”門1Y20.2.3

基本邏輯門電路的組合“或”門ABC>1有“1”出“0”，全“0”出“1”00010010101011001000011001001110ABYC“或非”門邏輯狀態(tài)表Y=A+B+C邏輯表達式：>1例：根據(jù)輸入波形畫出輸出波形ABY1有“0”出“0”，全“1”出“1”有“1”出“1”，全“0”出“0”&ABY1>1ABY2Y2ABC&1&D>1Y3.與或非門電路20.2.3

基本邏輯門電路的組合Y=A.B+C.D邏輯表達式：>1&&YABCD邏輯符號20.3TTL門電路(三極管—三極管邏輯門電路)

TTL門電路是雙極型集成電路，與分立元件相比，具有速度快、可靠性高和微型化等優(yōu)點，目前分立元件電路已被集成電路替代。下面介紹集成“與非”門電路的工作原理、特性和參數(shù)。T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1輸入級中間級輸出級20.3.1TTL“與非”門電路1.電路E2E3E1B等效電路C多發(fā)射極三極管T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1(1)輸入全為高電平“1”(3.6V)時2.工作原理4.3VT2、T5飽和導(dǎo)通鉗位2.1VE結(jié)反偏截止“0”(0.3V)

負載電流（灌電流）輸入全高“1”,輸出為低“0”1VT1R1+UccT4T5YR3R5AB

CR4R2R1T3T4T2+5VT12.工作原理1VT2、T5截止

負載電流（拉電流）(2)輸入端有任一低電平“0”(0.3V)(0.3V)“1”“0”輸入有低“0”輸出為高“1”

流過E結(jié)的電流為正向電流5VVY

5-0.7-0.7

=3.6V有“0”出“1”全“1”出“0”“與非”邏輯關(guān)系00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表Y=ABC邏輯表達式：Y&ABC“與非”門74LS00、74LS20管腳排列示意圖&&1211109814133456712&&UCC4B4A4Y3B3A3Y1B1A1Y2B2A2YGND(a)74LS001211109814133456712&&UCC2D3C2BNC2A2Y1B1ANC1D1C1YGND74LS20(b)(1)電壓傳輸特性：輸出電壓UO與輸入電壓Ui的關(guān)系。CDE3.TTL“與非”門特性及參數(shù)電壓傳輸特性測試電路ABO1231234Ui

/VUO/V&+5VUiUoVVABCDE(2)TTL“與非”門的參數(shù)電壓傳輸特性典型值3.6V，

2.4V為合格典型值0.3V，

0.4V為合格輸出高電平電壓UOH輸出低電平電壓UOL輸出高電平電壓UOH和輸出低電平電壓UOLUO/VO1231234Ui

/VABDE低電平噪聲容限電壓UNL—保證輸出高電平電壓不低于額定值90%的條件下所允許疊加在輸入低電平電壓上的最大噪聲（或干擾）電壓。UNL=UOFF–UIL允許疊加干擾定量說明門電路抗干擾能力UOFF

UOFF是保證輸出為額定高電平的90%時所對應(yīng)的最大輸入低電平電壓。0.9UOH輸入低電平電壓UILO1231234Ui

/VUO/V輸入高電平電壓UIHAB高電平噪聲容限電壓UNH—保證輸出低電平電壓的條件下所允許疊加在輸入高電平電壓上的最大噪聲（或干擾）電壓。UNH=UIH–UON允許疊加干擾定量說明門電路抗干擾能力

UON是保證輸出為額定低電平時所對應(yīng)的最小輸入高電平電壓。DEO1231234Ui

/VUO/VUON

指一個“與非”門能帶同類門的最大數(shù)目，它表示帶負載的能力。對于TTL“與非”門NO

8。扇出系數(shù)NO平均傳輸延遲時間tpd

50%50%tpd1tpd2TTL的tpd

約在10ns~40ns，此值愈小愈好。輸入波形ui輸出波形uO20.3.2三態(tài)輸出“與非”門當(dāng)控制端為高電平“1”時，實現(xiàn)正常的“與非”邏輯關(guān)系

Y=A?B“1”控制端DE1.電路D截止T5Y

R3R5AB

R4R2R1T3T4T2+5VT120.3.2三態(tài)輸出“與非”門“0”控制端DET5Y

R3R5AB

R4R2R1T3T4T2+5VT11.電路導(dǎo)通1V1V當(dāng)控制端為低電平“0”時，輸出Y處于開路狀態(tài)，也稱為高阻狀態(tài)。&YEBA邏輯符號

0

高阻0

0

1

1

0

1

11

1

0

111

1

10

表示任意態(tài)20.3.2三態(tài)輸出“與非”門三態(tài)輸出“與非”狀態(tài)表ABEY功能表輸出高阻三態(tài)門應(yīng)用：可實現(xiàn)用一條總線分時傳送幾個不同的數(shù)據(jù)或控制信號。“1”“0”“0”如圖所示：總線&A1B1E1&A2B2E2&A3B3E3A1

B11.電路有源負載&YCBA邏輯符號T5Y

R3AB

CR2R1T2+5VT1RLU

20.3.3集電極開路“與非”門電路(OC門)OC門的特點：1.輸出端可直接驅(qū)動負載如：Y&CBAKA+24VKA~2202.幾個輸出端可直接相聯(lián)&A1B1C1Y1&A2B2C2Y2&A3B3C3Y3URLY“1”“0”“0”“0”“0”O(jiān)C門的特點：1.輸出端可直接驅(qū)動負載如：Y&CBAKA+24VKA~2202.幾個輸出端可直接相聯(lián)&A1B1C1Y1&A2B2C2Y2&A3B3C3Y3URLY“1”“0”“0”“1”“線與”功能020.5邏輯代數(shù)

邏輯代數(shù)（又稱布爾代數(shù)），它是分析設(shè)計邏輯電路的數(shù)學(xué)工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”，“1”兩種，分別稱為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對立的邏輯狀態(tài)。

邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。這是它與普通代數(shù)的本質(zhì)區(qū)別。1.常量與變量的關(guān)系20.5.1邏輯代數(shù)運算法則2.邏輯代數(shù)的基本運算法則自等律0-1律重疊律還原律互補律交換律2.邏輯代數(shù)的基本運算法則普通代數(shù)不適用！證:結(jié)合律分配律A+1=1

AA=A.110011111100反演律列狀態(tài)表證明：AB00011011111001000000吸收律(1)A+AB=A(2)A(A+B)=A對偶式對偶關(guān)系：

將某邏輯表達式中的與(?)換成或

(+)，或(+)換成與(?)，得到一個新的邏輯表達式，即為原邏輯式的對偶式。若原邏輯恒等式成立，則其對偶式也成立。證明：A+AB=A（3）（4）對偶式（5）（6）對偶式20.5.2邏輯函數(shù)的表示方法表示方法邏輯式邏輯狀態(tài)表邏輯圖卡諾圖下面舉例說明這四種表示方法。

例：有一T形走廊，在相會處有一路燈,在進入走廊的A、B、C三地各有控制開關(guān)，都能獨立進行控制。任意閉合一個開關(guān)，燈亮；任意閉合兩個開關(guān)，燈滅；三個開關(guān)同時閉合，燈亮。設(shè)A、B、C代表三個開關(guān)（輸入變量）；Y代表燈（輸出變量）。

1.列邏輯狀態(tài)表設(shè)：開關(guān)閉合其狀態(tài)為“1”，斷開為“0”燈亮狀態(tài)為“1”，燈滅為“0”用輸入、輸出變量的邏輯狀態(tài)(“1”或“0”)以表格形式來表示邏輯函數(shù)。三輸入變量有八種組合狀態(tài)n輸入變量有2n種組合狀態(tài)

0000

A

B

C

Y00110101011010011010110011112.邏輯式取Y=“1”(或Y=“0”)列邏輯式取Y=“1”

用“與”“或”“非”等運算來表達邏輯函數(shù)的表達式。(1)由邏輯狀態(tài)表寫出邏輯式對應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。一種組合中，輸入變量之間是“與”關(guān)系，

0000

A

B

C

Y0011010101101001101011001111各組合之間是“或”關(guān)系2.邏輯式反之，也可由邏輯式列出狀態(tài)表。

0000

A

B

C

Y00110101011010011010110011113.邏輯圖YCBA&&&&&&&>1CBA20.5.3邏輯函數(shù)的化簡

由邏輯狀態(tài)表直接寫出的邏輯式及由此畫出的邏輯圖，一般比較復(fù)雜；若經(jīng)過簡化，則可使用較少的邏輯門實現(xiàn)同樣的邏輯功能。從而可節(jié)省器件，降低成本，提高電路工作的可靠性。

利用邏輯代數(shù)變換，可用不同的門電路實現(xiàn)相同的邏輯功能?；喎椒ü椒ㄖZ圖法1.用“與非”門構(gòu)成基本門電路(2)應(yīng)用“與非”門構(gòu)成“或”門電路(1)應(yīng)用“與非”門構(gòu)成“與”門電路AY&B&BAY&&&由邏輯代數(shù)運算法則：由邏輯代數(shù)運算法則：&YA(3)應(yīng)用“與非”門構(gòu)成“非”門電路(4)用“與非”門構(gòu)成“或非”門YBA&&&&由邏輯代數(shù)運算法則：例1：化簡2.應(yīng)用邏輯代數(shù)運算法則化簡（1）并項法例2：化簡（2）配項法例3：化簡（3）加項法（4）吸收法吸收例4：化簡例5：化簡吸收吸收吸收吸收3.應(yīng)用卡諾圖化簡卡諾圖:是與變量的最小項對應(yīng)的按一定規(guī)則排列的方格圖，每一小方格填入一個最小項。（1）最小項：對于n輸入變量有2n種組合,其相應(yīng)的乘積項也有2n個，則每一個乘積項就稱為一個最小項。其特點是每個輸入變量均在其中以原變量和反變量形式出現(xiàn)一次，且僅一次。如：三個變量，有8種組合，最小項就是8個，卡諾圖也相應(yīng)有8個小方格。在卡諾圖的行和列分別標(biāo)出變量及其狀態(tài)。最小項的編號：把與最小項對應(yīng)的那一組變量取值組合（最小項中的原變量對應(yīng)的取值為1，非變量對應(yīng)的取值為0）當(dāng)作二進制數(shù)，與其對應(yīng)的十進制數(shù)，就是該最小項的編號，如記作m6。為什么要對最小項進行編號？當(dāng)自變量的個數(shù)較多時，邏輯表達式寫起來會很麻煩，用最小項編號的形式會很簡單。這是一種人為想出來的辦法。最小項的編號邏輯函數(shù)的最小項標(biāo)準(zhǔn)式

為“與或”邏輯表達式；在“與或”式中的每個乘積項都是最小項。例1將化成最小項表達式=m7＋m6＋m3＋m5

邏輯函數(shù)的最小項表達式：結(jié)論：任一個邏輯函數(shù)經(jīng)過變換，都能表示成唯一的最小項表達式。(2)卡諾圖BA0101二變量BCA0010011110三變量二進制數(shù)對應(yīng)的十進制數(shù)編號AB00011110CD00011110四變量任意兩個相鄰最小項之間只有一個變量改變(2)卡諾圖（a)根據(jù)狀態(tài)表畫出卡諾圖如:ABC00100111101111將輸出變量為“1”的填入對應(yīng)的小方格,為“0”的可不填。

0000

A

B

C

Y0011010101101001101011001111(2)卡諾圖（b)根據(jù)邏輯式畫出卡諾圖ABC00100111101111將邏輯式中的最小項分別用“1”填入對應(yīng)的小方格。如果邏輯式中最小項不全，可不填。如:注意：如果邏輯式不是由最小項構(gòu)成，一般應(yīng)先化為最小項，或按例7方法填寫。(3)應(yīng)用卡諾圖化簡邏輯函數(shù)ABC00100111101111例6.用卡諾圖表示并化簡。解：

(a)將取值為“1”的相鄰小方格圈成圈;步驟1.卡諾圖2.合并最小項3.寫出最簡“與或”邏輯式(b)所圈取值為“1”的相鄰小方格的個數(shù)應(yīng)為2n，(n=0,1,2…)(3)應(yīng)用卡諾圖化簡邏輯函數(shù)ABC00100111101111解：三個圈最小項分別為：

合并最小項

寫出簡化邏輯式卡諾圖化簡法：保留一個圈內(nèi)最小項的相同變量，而消去相反變量。00ABC100111101111解：寫出簡化邏輯式多余AB00011110CD000111101111相鄰例6.應(yīng)用卡諾圖化簡邏輯函數(shù)(1)(2)解：寫出簡化邏輯式AB00011110CD000111101例7.應(yīng)用卡諾圖化簡邏輯函數(shù)111111111

含A均填“1”注意：1.圈的個數(shù)應(yīng)最少2.每個“圈”要最大3.每個“圈”至少要包含一個未被圈過的最小項。用卡諾圖化簡邏輯函數(shù)的步驟如下：(4)將所有包圍圈對應(yīng)的乘積項相加。(1)將邏輯函數(shù)寫成最小項表達式(2)按最小項表達式填卡諾圖，凡式中包含了的最小項，其對應(yīng)方格填1，其余方格填0。(3)合并最小項，即將相鄰的1方格圈成一組(包圍圈)，每一組含2n個方格，對應(yīng)每個包圍圈寫成一個新的乘積項。本書中包圍圈用虛線框表示。畫包圍圈時應(yīng)遵循的原則：

（1）包圍圈內(nèi)的方格數(shù)一定是2n個，且包圍圈必須呈矩形。（2）循環(huán)相鄰特性包括上下底相鄰，左右邊相鄰和四角相鄰。（3）同一方格可以被不同的包圍圈重復(fù)包圍多次，但新增的包圍圈中一定要有原有包圍圈未曾包圍的方格。（4）一個包圍圈的方格數(shù)要盡可能多,包圍圈的數(shù)目要可能少。例已知某邏輯函數(shù)的真值表，用卡諾圖化簡該邏輯函數(shù)。解：（1）由真值表畫出卡諾圖。

（2）畫包圍圈合并最小項。有兩種畫圈的方法：

（a）：寫出表達式：

（b）：寫出表達式：

通過這個例子可以看出，一個邏輯函數(shù)的真值表是唯一的，卡諾圖也是唯一的，但化簡結(jié)果有時不是唯一的。

無關(guān)項的含義

在有些邏輯函數(shù)中，輸入變量的某些取值組合不會出現(xiàn)，或者一旦出現(xiàn)，邏輯值可以是任意的。這樣的取值組合所對應(yīng)的最小項稱為無關(guān)項、任意項或約束項。討論無關(guān)項的唯一目的就是為了化簡。有無關(guān)項的邏輯函數(shù)的化簡解：約定：紅、綠、黃燈分別用A、B、C表示，且燈亮為1，燈滅為0。車用L表示，車行L=1，車停L=0。列出該函數(shù)的真值表：例1在十字路口有紅綠黃三色交通信號燈，規(guī)定紅燈亮停，綠燈亮行，黃燈亮等一等，試分析車行與三色信號燈之間邏輯關(guān)系。在這個函數(shù)中，有5個最小項為無關(guān)項。如本例函數(shù)可寫成L=∑m（2）+∑d（0,3,5,6,7）無關(guān)項的表示方法（1）帶有無關(guān)項的邏輯函數(shù)的最小項表達式為：

L=∑m（）+∑d（）

化簡具有無關(guān)項的邏輯函數(shù)時，要充分利用無關(guān)項可以當(dāng)0也可以當(dāng)1的特點，盡量擴大卡諾圈，使邏輯函數(shù)更簡。

為什么無關(guān)項即可以當(dāng)0，也可以當(dāng)1？無關(guān)項的表示方法注意:在考慮無關(guān)項時，哪些無關(guān)項當(dāng)作1，哪些無關(guān)項當(dāng)作0，要以盡量擴大卡諾圈、減少圈的個數(shù)，使邏輯函數(shù)更簡為原則?？紤]無關(guān)項時，表達式為:

例3無關(guān)項的表示方法解：（1）畫出4變量卡諾圖。（2）合并最小項，如圖（a）所示。注意，1方格不能漏。×方格根據(jù)需要，可以圈入。沒有幫助的，就放棄。（3）寫出邏輯函數(shù)的最簡與—或表達式:例4某邏輯函數(shù)輸入是8421BCD碼，其邏輯表達式為：

L（A,B,C,D）=∑m（1,4,5,6,7,9）+∑d（10,11,12,13,14,15）

用卡諾圖法化簡該邏輯函數(shù)。例5：L（A,B,C,D）=∑m（0,1,3,4,5,6,7,9）約束條件為：用卡諾圖法化簡該邏輯函數(shù)。第一步：將表達式中的最小項填入卡諾圖B11111111ACD

第二步：將約束條件中的無關(guān)項填入卡諾圖0B××11××××1111111ACD

第三步：將卡諾圖中的空白項填0解：

第四步：化簡0B××11××××1111111ACD20.6

組合邏輯電路的分析與綜合

組合邏輯電路：任何時刻電路的輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與該時刻以前的電路狀態(tài)無關(guān)。組合邏輯電路框圖X1XnX2Y2Y1Yn......組合邏輯電路輸入輸出20.6.1組合邏輯電路的分析(1)由邏輯圖寫出輸出端的邏輯表達式(2)運用邏輯代數(shù)化簡或變換(3)列邏輯狀態(tài)表(4)分析邏輯功能已知邏輯電路確定邏輯功能分析步驟：例1：分析下圖的邏輯功能(1)寫出邏輯表達式Y(jié)=Y2Y3=AABBAB...AB..AB.A..ABBY1AB&&&&YY3Y2(2)應(yīng)用邏輯代數(shù)化簡Y=AABBAB...=AAB+BAB..=AB+AB反演律=A(A+B)+B(A+B)..反演律=AAB+BAB..(3)列邏輯狀態(tài)表Y=AB+AB=AB邏輯式(4)分析邏輯功能輸入相同輸出為“0”，輸入相異輸出為“1”，稱為“異或”邏輯關(guān)系。這種電路稱“異或”門。

=1ABY邏輯符號ABY001100111001(1)寫出邏輯式例2：分析下圖的邏輯功能A

B.Y=ABAB

.A?B化簡A

B

=AB+AB&&11BAY&(2)列邏輯狀態(tài)表Y=AB+AB(3)分析邏輯功能

輸入相同輸出為“1”,輸入相異輸出為“0”,稱為“判一致電路”(“同或門”)

,可用于判斷各輸入端的狀態(tài)是否相同。=AB邏輯式

=1ABY邏輯符號=ABABY001100100111例分析如圖所示邏輯電路的功能。1.根據(jù)邏輯圖寫出輸出函數(shù)的邏輯表達式2.列寫真值表。10010110111011101001110010100000CBA001111003.確定邏輯功能：解：輸入變量的取值中有奇數(shù)個1時，L為1，否則L為0,電路具有為奇校驗功能。如要實現(xiàn)偶校驗，電路應(yīng)做何改變？20.6.2組合邏輯電路的綜合根據(jù)邏輯功能要求邏輯電路設(shè)計(1)由邏輯要求，列出邏輯狀態(tài)表(2)由邏輯狀態(tài)表寫出邏輯表達式(3)簡化和變換邏輯表達式(4)畫出邏輯圖設(shè)計步驟如下：

例1：設(shè)計一個三人(A、B、C)表決電路。每人有一按鍵，如果贊同，按鍵，表示“1”；如不贊同，不按鍵，表示“0”。表決結(jié)果用指示燈表示，多數(shù)贊同，燈亮為“1”，反之燈不亮為“0”。(1)列邏輯狀態(tài)表(2)寫出邏輯表達式取Y=“1”(或Y=“0”)列邏輯式取Y=“1”對應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。

0000

A

B

C

Y0010010001111000101111011111(3)用“與非”門構(gòu)成邏輯電路在一種組合中，各輸入變量之間是“與”關(guān)系各組合之間是“或”關(guān)系

0000

A

B

C

Y0010010001111000101111011111ABC00011110011111三人表決電路&

&

ABCY&&&&ABCC例2：設(shè)計一個三變量奇偶檢驗器。

要求:

當(dāng)輸入變量A、B、C中有奇數(shù)個同時為“1”時，輸出為“1”，否則為“0”。用“與非”門實現(xiàn)。(1)列邏輯狀態(tài)表(2)寫出邏輯表達式

0000

A

B

C

Y0011010101101001101011001111(3)用“與非”門構(gòu)成邏輯電路ABC00100111101111解：(4)邏輯圖YCBA01100111110&&&&&&&&1010例3:

某工廠有A、B、C三個車間和一個自備電站，站內(nèi)有兩臺發(fā)電機G1和G2。G1的容量是G2的兩倍。如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行，如果三個車間同時開工，則G1和G2均需運行。試畫出控制G1和G2運行的邏輯圖。

設(shè)：A、B、C分別表示三個車間的開工狀態(tài)：

開工為“1”，不開工為“0”；

G1和

G2運行為“1”，不運行為“0”。(1)根據(jù)邏輯要求列狀態(tài)表

首先假設(shè)邏輯變量、邏輯函數(shù)取“0”、“1”的含義。

邏輯要求：如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行，如果三個車間同時開工，則G1和G2均需運行。開工“1”不開工“0”運行“1”不運行“0”(1)根據(jù)邏輯要求列狀態(tài)表0111001010001101101001010011100110111000ABC

G1G2(2)由狀態(tài)表寫出邏輯式ABC00100111101111或由卡圖諾可得相同結(jié)果(3)化簡邏輯式可得：10100101001110011011100001110010ABC

G1

G210001101(4)用“與非”門構(gòu)成邏輯電路

由邏輯表達式畫出卡諾圖，由卡圖諾可知，該函數(shù)不可化簡。ABC00100111101111(5)畫出邏輯圖ABCABC&&&&&&&&&G1G2例4:

要求設(shè)計一個邏輯電路，能夠判斷一位十進制數(shù)是奇數(shù)還是偶數(shù)，當(dāng)十進制數(shù)為奇數(shù)時，電路輸出為1，當(dāng)十進制數(shù)為偶數(shù)時，電路輸出為0。

1111

1110

1101

1100

1011

101011001010001011100110101010010010011000101000100000LABCD解:(1)列出真值表(2)畫出卡諾圖(3)卡諾圖化簡20.7

加法器20.7.1二進制

十進制：0~9十個數(shù)碼，“逢十進一”。

在數(shù)字電路中，常用的組合電路有加法器、編碼器、譯碼器、數(shù)據(jù)分配器和多路選擇器等。下面幾節(jié)分別介紹這幾種典型組合邏輯電路的基本結(jié)構(gòu)、工作原理和使用方法。

在數(shù)字電路中，為了把電路的兩個狀態(tài)(“1”態(tài)和“0”態(tài))與數(shù)碼對應(yīng)起來，采用二進制。二進制：0，1兩個數(shù)碼，“逢二進一”。20.7

加法器加法器:

實現(xiàn)二進制加法運算的電路進位如：0

0

0

0

11+10101010不考慮低位來的進位半加器實現(xiàn)要考慮低位來的進位全加器實現(xiàn)20.7.1半加器

半加：實現(xiàn)兩個一位二進制數(shù)相加，不考慮來自低位的進位。AB兩個輸入表示兩個同位相加的數(shù)兩個輸出SC表示半加和表示向高位的進位邏輯符號：半加器：COABSC

半加器邏輯狀態(tài)表邏輯表達式邏輯圖&=1ABSCA

B

S

C000001101010110120.7.2全加器輸入Ai表示兩個同位相加的數(shù)BiCi-1表示低位來的進位輸出表示本位和表示向高位的進位CiSi

全加：實現(xiàn)兩個一位二進制數(shù)相加，且考慮來自低位的進位。邏輯符號：

全加器：AiBiCi-1SiCiCO

CI(1)列邏輯狀態(tài)表(2)寫出邏輯式Ai

Bi

Ci-1

Si

Ci

0000000110010100110110010101011100111111半加器構(gòu)成的全加器>1BiAiCi-1SiCiCO

CO

邏輯圖&=1>1AiCiSiCi-1Bi&&20.8

編碼器

把二進制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進制代碼有2n

種組合，可以表示2n

個信息。

要表示N個信息所需的二進制代碼應(yīng)滿足

2n

N20.8.1二進制編碼器將輸入信號編成二進制代碼的電路。2n個n位編碼器高低電平信號二進制代碼(1)分析要求：

輸入有8個信號，即N=8，根據(jù)2n

N的關(guān)系，即n=3，即輸出為三位二進制代碼。例：設(shè)計一個編碼器，滿足以下要求：(1)將I0、I1、…I78個信號編成二進制代碼。(2)編碼器每次只能對一個信號進行編碼，不允許兩個或兩個以上的信號同時有效。(3)

設(shè)輸入信號高電平有效。解：001011101000010100110111I0I1I2I3I4I5I6I7(2)列編碼表：輸入輸出Y2

Y1

Y0(3)寫出邏輯式并轉(zhuǎn)換成“與非”式Y(jié)2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7=I1I3I5I7...=I1+I3+I5+I7(4)畫出邏輯圖10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y0將十進制數(shù)0~9編成二進制代碼的電路20.8.2二–

十進制編碼器表示十進制數(shù)4位10個編碼器高低電平信號二進制代碼

列編碼表：四位二進制代碼可以表示十六種不同的狀態(tài)，其中任何十種狀態(tài)都可以表示0~9十個數(shù)碼，最常用的是8421碼。8421BCD碼編碼表000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y30001110100001111000110110000000000111

寫出邏輯式并化成“或非”門和“與非”門Y3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.

=I1+I9I3+I7

I5+I7..

=I2+

I6I3+I7Y1=I2+I3+I6+I7畫出邏輯圖10000000011101101001&&&>1>1>1>1>1>1I1I2I3I4I5I6I7I8I9Y3Y2Y1Y0

法二：十鍵8421碼編碼器的邏輯圖+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K

×10S001S12S23S34S45S56S67S78S89S9001100

當(dāng)有兩個或兩個以上的信號同時輸入編碼電路，電路只能對其中一個優(yōu)先級別高的信號進行編碼。

即允許幾個信號同時有效，但電路只對其中優(yōu)先級別高的信號進行編碼，而對其它優(yōu)先級別低的信號不予響應(yīng)。20.8.3優(yōu)先編碼器74LS4147編碼器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y3

1111111111111輸入(低電平有效)輸出(8421反碼)0

011010

0111

110

10001110

100111110

1010111110

10111111110

110011111110

11011111111101110例:74LS147集成優(yōu)先編碼器(10線-4線)74LS147引腳圖低電平有效1615141312111091234567874LS414720.9

譯碼器和數(shù)字顯示

譯碼是編碼的反過程，它是將代碼的組合譯成一個特定的輸出信號。20.9.1二進制譯碼器8個3位譯碼器二進制代碼高低電平信號狀態(tài)表

例：三位二進制譯碼器（輸出高電平有效）輸入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001輸出寫出邏輯表達式Y(jié)0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC邏輯圖CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701110010000000AABBCC例：利用譯碼器分時將采樣數(shù)據(jù)送入計算機總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門譯碼器工作總線

2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門譯碼器工作工作原理：(以A0A1=00為例)000脫離總線數(shù)據(jù)全為“1”74LS139型譯碼器(a)外引線排列圖；(b)邏輯圖(a)GND1Y31Y21Y11Y01A11A01S876543212Y22Y32Y11Y02A12A02S+UCC10916151413121174LS139(b)11111&Y0&Y1&Y2&Y3SA0A1雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端74LS139譯碼器功能表

輸入

輸出SA0A1Y0110000011001101110

Y1Y2Y311101110111011174LS139型譯碼器雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端S=0時譯碼器工作輸出低電平有效74HC138(74LS138)集成譯碼器引腳圖邏輯圖74HC138集成譯碼器功能表LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2E3輸出輸入A1A0LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2E3輸出輸入A1A0~3線–8線譯碼器的

~

含三變量函數(shù)的全部最小項。Y0Y7基于這一點用該器件能夠方便地實現(xiàn)三變量邏輯函數(shù)。2、用譯碼器實現(xiàn)邏輯函數(shù)。...當(dāng)E3=1，E2=E1=0時

用一片74HC138實現(xiàn)函數(shù)首先將函數(shù)式變換為最小項之和的形式在譯碼器的輸出端加一個與非門，即可實現(xiàn)給定的組合邏輯函數(shù).

例2

某組合邏輯電路的真值表如表所示，試用譯碼器和門電路設(shè)計該邏輯電路。解：寫出各輸出的最小項表達式，再轉(zhuǎn)換成與非—與非形式:

用一片74138加三個與非門就可實現(xiàn)該組合邏輯電路?？梢?，用譯碼器實現(xiàn)多輸出邏輯函數(shù)時，優(yōu)點更明顯。20.9.2

二-十進制顯示譯碼器

在數(shù)字電路中，常常需要把運算結(jié)果用十進制數(shù)顯示出來，這就要用顯示譯碼器。二十進制代碼譯碼器驅(qū)動器顯示器gfedcba

1.半導(dǎo)體數(shù)碼管

由七段發(fā)光二極管構(gòu)成例：共陰極接法a

b

c

d

e

f

g

01100001101101低電平時發(fā)光高電平時發(fā)光共陽極接法abcgdef+dgfecbagfedcba共陰極接法abcdefg2.七段譯碼顯示器Q3Q2Q1Q0agfedcb譯碼器二十進制代碼(共陰極)100101111117個4位七段顯示譯碼器狀態(tài)表gfedcbaQ3Q2Q1Q0a

b

c

d

efg000011111100000101100001001011011012001111110013010001100114010110110115011010111116011111100007100011111118100111110119輸入輸出顯示數(shù)碼BS204A0A1A2A3

74LS247+5V來自計數(shù)器七段譯碼器和數(shù)碼管的連接圖510Ω×7abcdefgRBIBILTA11A22LT3BI4RBI5A36A07GND8911101213141516+UCC74LS247型譯碼器的外引線排列圖abcdefg74LS24720.10

數(shù)據(jù)分配器和數(shù)據(jù)選擇器

在數(shù)字電路中，當(dāng)需要進行遠距離多路數(shù)字傳輸時，為了減少傳輸線的數(shù)目，發(fā)送端常通過一條公共傳輸線，用多路選擇器分時發(fā)送數(shù)據(jù)到接收端，接收端利用多路分配器分時將數(shù)據(jù)分配給各路接收端，其原理如圖所示。使能端多路選擇器多路分配器數(shù)據(jù)選擇控制數(shù)據(jù)分配控制發(fā)送端接收端IYD0D1D2D3SA1A0傳輸線A0A1D0D1D2D3S20.10.1數(shù)據(jù)選擇器從多路數(shù)據(jù)中選擇其中所需要的一路數(shù)據(jù)輸出。例：四選一數(shù)據(jù)選擇器輸入數(shù)據(jù)輸出數(shù)據(jù)使能端D0D1D2D3YSA1A0控制信號11&111&&&>1YD0D1D2D3A0A1S1000000“與”門被封鎖，選擇器不工作。74LS153型4選1數(shù)據(jù)選擇器11&111&&&>1YD0D1D2D3A0A1S01D0000“與”門打開，選擇器工作。由控制端決定選擇哪一路數(shù)據(jù)輸出。選中D000110074LS153型4選1數(shù)據(jù)選擇器動畫由邏輯圖寫出邏輯表達式74LS153功能表使能選通輸出SA0A1Y10000001100110D3D2D1D0

多路選擇器廣泛應(yīng)用于多路模擬量的采集及A/D轉(zhuǎn)換器中。1SA11D31D21D11D01Y地74LS153(雙4選1)2D32D22D12D02YA02SUCC15141312111091613245678用2片74LS153多路選擇器選擇8路信號若A2A1A0=010,輸出選中1D2路的數(shù)據(jù)信號。74LS153(雙4選1)2D32D22D12D02YA02SUCC1514131211109161SA11D31D21D11D01Y地13245678A0A1A2174LS151功能框圖D7YYE74HC151D