空間電磁環(huán)境中的干擾與抑制

空間電磁環(huán)境中的干擾與抑制

空間電磁環(huán)境日益復(fù)雜隨著現(xiàn)代科學(xué)技術(shù)的發(fā)展，電氣和電子設(shè)備的數(shù)量和類型不斷增加，空間電腦化環(huán)境變得越來越復(fù)雜。一方面,在這種日益復(fù)雜的空間電磁環(huán)境中,如何減少相互間的電磁干擾,使各種設(shè)備正常運(yùn)轉(zhuǎn),是一個(gè)急待解決的問題;另一方面,惡劣的電磁環(huán)境還會對人類和生態(tài)產(chǎn)生不良影響。因此,日趨復(fù)雜的電磁環(huán)境對電子設(shè)備的電磁兼容性要求越來越高。隨著計(jì)算機(jī)技術(shù)的發(fā)展和大規(guī)模集成電路的出現(xiàn),數(shù)字電路應(yīng)用越來越廣泛。數(shù)字電路中元件的數(shù)量及種類不斷增加,線路排布日趨復(fù)雜,信號工作頻率和功率越來越高,這一切都導(dǎo)致空間電磁環(huán)境日益復(fù)雜。而且和同模擬電路不同的是數(shù)字電路不會緩慢降級,而是發(fā)生瞬態(tài)跳變,造成對電磁環(huán)境的極大污染,是電磁環(huán)境的主要污染源。所以,如何減少數(shù)字電路各部分的電磁干擾,使其能夠安全有效地工作,越來越引起人們的重視。干擾傳播路徑電路中,形成干擾的基本因素有三個(gè):(1)干擾源,指產(chǎn)生干擾的元件、設(shè)備或信號,用數(shù)學(xué)語言描述如下:du/dt,di/dt大的地方就是干擾源。如:雷電、繼電器、可控硅、電機(jī)、高頻時(shí)鐘等都可能成為干擾源。(2)傳播路徑,指干擾從干擾源傳播到敏感器件的通路或媒介。典型的干擾傳播路徑是通過導(dǎo)線的傳導(dǎo)和空間的輻射。(3)敏感器件,指容易被干擾的對象。如:A/D、D/A變換器,單片機(jī),數(shù)字IC,弱信號放大器等。抗干擾設(shè)計(jì)的基本原則:抑制干擾源,切斷干擾傳播路徑,提高敏感器件的抗干擾性能。干擾數(shù)字路的生成1.信號的編碼:號大多數(shù)的數(shù)字電路都在矩形波信號下工作。事實(shí)上,我們最關(guān)心的就是兩種波形。一種是梯形波信號,一種是可以用三角波近似表示的脈沖。通常情況下,這些信號波形都可以用對稱波形來表示。我們可以通過傅立葉變換可以給出這些信號的頻域表示。由傅立葉理論,我們知道任何一周期信號都可以用為基頻的倍頻的一系列正弦,余弦信號來表示。由此,我們得到了一系列非常有用的結(jié)論。1折射時(shí)間tr一個(gè)脈沖峰值可以用一個(gè)對稱的三角形波近似表示。我們以一個(gè)上升時(shí)間為Tr,下降時(shí)間為Tf,周期為T的三角波為例。這樣的一個(gè)波形通常在在HS-CMOS轉(zhuǎn)換中產(chǎn)生。我們由分析可知:幅度在轉(zhuǎn)折頻率之前一直不變,之后以20dB/decade下降。轉(zhuǎn)折頻率由上升時(shí)間Tr如果我們假定一個(gè)信號:周期為50ns,上升時(shí)間為1.5ns,使用以上的分析結(jié)果,我們將得到:F0=20MHZF1=210MHZ因此,我們可以看出:在轉(zhuǎn)折頻率之前都有振幅等同于基頻的明顯諧波。而如果上升時(shí)間為3ns,那么轉(zhuǎn)折頻率為106MHZ,也就是說諧波的幅度將從106MHZ開始下降而不是從210MHZ。這樣產(chǎn)生的諧波將明顯減少。2上升時(shí)間和快速轉(zhuǎn)換產(chǎn)生的諧波以一個(gè)有周期T,上升時(shí)間Tr,下降時(shí)間Tf以及脈沖寬度w的梯形波為例。在它的頻譜圖中有兩個(gè)拐點(diǎn)F1和F2。在第一個(gè)拐點(diǎn)F1處,幅度以20dB/decade下降。在第二拐點(diǎn),以40dB/decade下降。其中,基頻由周期決定,第一個(gè)拐點(diǎn)由F1決定,第二個(gè)拐點(diǎn)由上升時(shí)間決定。如果我們假定信號,周期為100ns,上升時(shí)間為3ns,脈寬為50ns?？梢钥闯?F0比F1要高。而如果時(shí)鐘上升時(shí)間為15ns,那么,也就是說,如果上升時(shí)間較長,在21MHZ之后將不會有明顯諧波。這樣所產(chǎn)生的干擾將會少得多。除激勵(lì)信號外,也會有其它的干擾信號,這些干擾信號是由系統(tǒng)附近的干擾源產(chǎn)生的,分析這些干擾源對數(shù)字系統(tǒng)的影響,必須確切了解它們產(chǎn)生的干擾信號的頻譜構(gòu)成。干擾源產(chǎn)生的干擾信號的波形可通過測量獲得,而其頻譜通過傅立葉變換求出。本文采用快速傅立葉變換(FFT)求信號頻譜,干擾信號對數(shù)字系統(tǒng)的影響可通過求系統(tǒng)響應(yīng)的方法求出,先求干擾信號的頻譜,再求設(shè)備的頻率響應(yīng)。最后通過快速傅立葉逆變換求信號的時(shí)域響應(yīng),此即為干擾信號對系統(tǒng)內(nèi)設(shè)備的影響,和激勵(lì)信號相同,必須要減少干擾信號的諧波。從以上分析,我們可以總結(jié)出:短的上升時(shí)間和快速轉(zhuǎn)換會產(chǎn)生豐富諧波,這是對電路的極大干擾,會發(fā)生許多誤動(dòng)作。因此,電路設(shè)計(jì)者來必須在設(shè)計(jì)過程對此加以很好控制,應(yīng)該使信號上升時(shí)間在允許的范圍內(nèi)盡量長,從而使其產(chǎn)生的干擾最小。2.時(shí)鐘電路的設(shè)計(jì)時(shí)鐘電路在數(shù)字電路中占有重要地位,同時(shí)時(shí)鐘電路也是產(chǎn)生電磁輻射的主要來源。一個(gè)具有2m上升沿的時(shí)鐘信號輻射能量的帶寬可達(dá)160MHz,其可能輻射帶寬可達(dá)十倍頻即能達(dá)到1.6GHZ。因此,設(shè)計(jì)好時(shí)鐘電路是保證達(dá)到電子系統(tǒng)輻射指標(biāo)的關(guān)鍵。數(shù)字電路離不開時(shí)鐘頻率,而組成時(shí)鐘振蕩器的關(guān)鍵部件是晶體振蕩器,振蕩器的輸出電磁兼容數(shù)字電路設(shè)計(jì)電壓通常在5—12v之間,但其振蕩頻率的諧波頻譜分量卻非常豐富,部分諧波的能量可與基波能量相等。由于時(shí)鐘電路產(chǎn)生的時(shí)鐘信號一般都是周期信號,其頻譜是離散譜離散譜的能量集中在有限的頻率上,因此是電磁輻射的主要因素。又由于系統(tǒng)各部分的時(shí)鐘信號多由同一時(shí)鐘分頻,倍頻得到,它們的譜線之間也是倍頻關(guān)系,會重疊在一起,從而增大輻射的幅值。所以,時(shí)鐘電路是一個(gè)非常大的輻射污染源。低電平邏輯器件的選擇問題對一個(gè)數(shù)字電路設(shè)計(jì)人員而言,他必須充分地意識到邏輯器件的輻射性和抗擾性。在數(shù)字電路設(shè)計(jì)過程中,選擇合適的器件及其封裝形式,可大大減少電磁的交叉干擾。從電磁兼容角度來講,如果低速部件能滿足要求,應(yīng)盡量選擇低速部件而不是高速部件。為了使干擾信號的頻譜含量減至最小,只要有可能就選擇低電平邏輯部件。由邏輯器件的性能可知,某些邏輯類型具有較高的噪聲抗擾性和較高的電壓幅度。它們因此而具有了更高的抗EMI性。但是,它們同時(shí)也是更大的噪聲發(fā)射源。這是因?yàn)樗鼈冇懈叩碾妷悍?從而擁有了更大的能量改變率。我們可以用輸出電壓和上升時(shí)間的比來衡量這一特性?？梢钥闯?有較高電壓幅度同時(shí)又有較快上升時(shí)間的邏輯器件并不是我們的最佳選擇。這個(gè)問題當(dāng)遇到混合電路時(shí)會變得更加復(fù)雜。我們知道,當(dāng)有混合電路時(shí),電路的抗擾性降低了。這是因?yàn)?邏輯部件之間難以完美匹配。我們分析TTL,CMOS和ECL。當(dāng)TTL芯片和CMOS芯片兼容時(shí),設(shè)備可能就無法可靠工作。另一方面,由于ECL的高速,較低的電壓,它通常無法和其他類型兼容。因此,ECL和其他類型混合的情況應(yīng)注意避免。2.降頻率振蕩選擇數(shù)字電路中的最高頻率通常發(fā)生在時(shí)鐘產(chǎn)生器中。時(shí)鐘信號大多通過分頻傳到其它電路。習(xí)慣上把振蕩器和放大器并入微處理器中,以便只需外接無源器件(晶體、電容和電阻)。為了進(jìn)一步降低時(shí)鐘振蕩的影響,一些CPU還采取了降頻率設(shè)計(jì)。電容應(yīng)緊靠晶體放置,同時(shí)這些元器件應(yīng)盡可能靠近相應(yīng)的IC。為了盡可能減少干擾,通常在選擇晶體振蕩器時(shí),選擇基頻振蕩器,而不選擇倍額振蕩器。這是因?yàn)檫x擇基頻振蕩器類型的部件在與電路組成振蕩回路后,其高頻分量少,且能量極小。而采用倍頻振蕩器類型的部件,由于振蕩器本身的固有振蕩頻率是由倍頻成分構(gòu)成的,因此,它的高頻分量極為豐富。此外不管采用哪種類型的振蕩器,都希望它的基波和諧波輻射盡可能小,最有效的方法是在晶體振蕩器為兩只引出端上套上具有合適的銳截止特性的磁珠。并在其一個(gè)端子到地之間跨接片式干擾抑制器。必要時(shí)將振蕩器的外封裝盒(金屬部分)用盡可能短的連線就近接地