基于malab的數(shù)字調(diào)制解調(diào)電路的設(shè)計與仿真

基于malab的數(shù)字調(diào)制解調(diào)電路的設(shè)計與仿真

在恒參信道的傳輸中，通常需要高的功率利用率和頻率利用率，以克服相位模糊問題。因此，傳統(tǒng)的數(shù)字差分處理方法通常會選擇單元式數(shù)字差分。對于二進(jìn)制數(shù)字差分相位的調(diào)制和解調(diào),傳統(tǒng)方法是用計算機(jī)仿真實現(xiàn),難以實用化;或者用分立元器件或小規(guī)模集成電路完成,因而速率慢,靈活性差。CPLD是復(fù)雜可編程邏輯器件的簡稱,它是20世紀(jì)90年代初期出現(xiàn)的高密度可編程邏輯器件,采用E2CMOS工藝制作,一般由3種可編程電路組成,即可編程邏輯宏單元、可編程輸入/輸出單元和可編程內(nèi)部連線。它可利用EDA技術(shù)中的MAX+PLUSⅡ作為開發(fā)工具,將設(shè)計的電路圖或硬件描述語言編寫的程序綜合成網(wǎng)表文件寫入其中,制成ASIC芯片。利用CPLD的突出優(yōu)點設(shè)計的2DPSK調(diào)制解調(diào)電路集成度非常高,數(shù)據(jù)速率快,同時具有較大的靈活性和實用性。22DPSK調(diào)制解調(diào)的原理數(shù)字相位調(diào)制又稱為移相鍵控,它是利用載波相位的變化來傳送數(shù)字信號的,通常又可把它分成絕對移相(BPSK)和相對移相(DPSK)。所謂絕對移相是利用載波相位的絕對數(shù)值來傳送數(shù)字信息,例如二相相移鍵控(也稱2PSK)。把數(shù)字信息“1”和“0”分別用載波的相位0和π這兩個離散值來表示,其表達(dá)式為S(t)=Acos[ωct+θ(t)](1)S(t)=Acos[ωct+θ(t)](1)式中,θ(t)取值0或π是由數(shù)字信息比特取“1”或“0”決定,即0相代表數(shù)字信息“1”,π相代表數(shù)字信息“0”。所謂相對移相是利用數(shù)字信息前后相鄰碼元的相對載波相位差來決定載波的相位。例如2DPSK,如果相位差用ΔФ來表示,則可用ΔФ=0代表數(shù)字信息“1”,ΔФ=π代表數(shù)字信息“0”。相對移相可以用絕對碼的相對移相來形成,亦可以用相對碼的絕對移相來形成。由于絕對移相BPSK在相干解調(diào)時存在相位模糊問題(0,π相模糊),在實際應(yīng)用中很少采用,而廣泛使用二相差分移相鍵控DPSK,即2DPSK。實現(xiàn)2DPSK調(diào)制器的方法很多,最常用的有環(huán)型調(diào)制器法、模擬乘法器法和相位選擇法。若采用相位選擇法實現(xiàn)2DPSK,2DPSK已調(diào)信號是根據(jù)輸入數(shù)據(jù)序列取值“1”或“0”,相應(yīng)的載波相位取“0”或“π”兩種狀態(tài)。相位選擇法實現(xiàn)的2DPSK調(diào)制器原理框圖如圖1所示。圖1中,先對輸入的二進(jìn)制數(shù)字基帶信號an進(jìn)行差分編碼,即把表示數(shù)字信息序列的絕對碼變換成相對碼(差分碼)bn,然后再根據(jù)相對碼進(jìn)行絕對調(diào)相,從而產(chǎn)生二進(jìn)制差分移相鍵控信號(即2DPSK信號)。差分碼可取傳號差分碼或空號差分碼。其中,傳號差分碼的編碼規(guī)則為bn=an⊕bn?1(2)bn=an⊕bn-1(2)式中:⊕為模2加;bn-1為bn的前一碼元,最初的bn-1可任意設(shè)定。式(2)稱為差分編碼(碼變換),即把絕對碼變?yōu)橄鄬Υa。差分編碼(碼變換)的逆過程稱為差分譯碼(碼反變換),即:an=bn⊕bn?1(3)an=bn⊕bn-1(3)2DPSK的解調(diào)有相干解調(diào)加碼反變換法(極性比較法)和差分相干解調(diào)(相位比較法)。相干解調(diào)加碼反變換法解調(diào)框圖如圖2所示。圖2所示框圖的解調(diào)原理是:對2DPSK信號進(jìn)行相干解調(diào),恢復(fù)出相對碼bn,再經(jīng)過碼反變換器變換為絕對碼,從而恢復(fù)出發(fā)送的二進(jìn)制數(shù)字信息。在解調(diào)過程中,由于載波相位模糊性的影響,使得解調(diào)出的相對碼也可能是“1”和“0”的倒置,但經(jīng)差分譯碼(碼反變換)得到的絕對碼不會發(fā)生任何倒置的現(xiàn)象,從而解決了載波相位模糊性的問題。3利用CPLD實現(xiàn)的2DPSK調(diào)制解調(diào)電路3.1利用CPLD實現(xiàn)的2DPSK調(diào)制電路基于CPLD設(shè)計的2DPSK調(diào)制電路如圖3所示。圖3所示的2DPSK調(diào)制電路引腳關(guān)系為:引腳clk表示數(shù)據(jù)時鐘輸入,引腳an表示信碼數(shù)據(jù)輸入,引腳ak表示數(shù)據(jù)時鐘clk二分頻的反相輸出,引腳bk表示數(shù)據(jù)時鐘clk二分頻的輸出,引腳ck表示數(shù)據(jù)時鐘clk八分頻的輸出,引腳bn表示信碼數(shù)據(jù)輸入在同步時鐘的作用下差分編碼輸出,引腳en表示信碼數(shù)據(jù)輸入在同步時鐘的作用下差分編碼bn前一碼元輸出,引腳2dpsk表示信碼數(shù)據(jù)輸入在同步時鐘的作用下二相差分移相鍵控信號輸出。圖3所示電路器件均可從MAX+PLUSⅡ器件庫中調(diào)用。其中八分頻電路調(diào)用3個D觸發(fā)器,3個非門組成;差分編碼電路調(diào)用1個二異或門和1個D觸發(fā)器組成;二相選相電路調(diào)用1個2線-1線多路復(fù)用器21mux組成。調(diào)制電路在MAX+PLUSⅡ平臺上編譯、仿真通過后,打包產(chǎn)生2dpskb組件。3.2利用CPLD實現(xiàn)的2DPSK解調(diào)電路基于CPLD設(shè)計的2DPSK解調(diào)電路如圖4所示。圖4所示的2DPSK解調(diào)電路引腳關(guān)系為:引腳bk表示數(shù)據(jù)時鐘輸入,引腳2dpsk表示二相差分移相鍵控信號輸入,引腳am表示信碼數(shù)據(jù)輸出。電路器件從MAX+PLUSⅡ器件庫中調(diào)用。其中四分頻電路調(diào)用2個D觸發(fā)器和2個非門組成;相干解調(diào)電路調(diào)用異或門組成;差分譯碼電路調(diào)用1個D觸發(fā)器和1個異或門組成。解調(diào)電路在MAX+PLUSⅡ平臺上編譯、仿真通過后,打包產(chǎn)生2dpsky組件。3.3利用CPLD設(shè)計的2DPSK調(diào)制解調(diào)電路將設(shè)計的2DPSK調(diào)制電路“2dpskb”組件和解調(diào)電路“2dpsky”組件連接在一起,為了仿真實驗方便,信碼數(shù)據(jù)輸入采用四級偽隨機(jī)碼電路——從MAX+PLUSⅡ器件庫中調(diào)用4個D觸發(fā)器、2個異或門和一個四或非門,解調(diào)電路中位定時恢復(fù)電路產(chǎn)生的數(shù)據(jù)時鐘直接采用2dpsk調(diào)制電路數(shù)據(jù)時鐘,調(diào)制解調(diào)電路直接相連,組成的2DPSK調(diào)制解調(diào)電路如圖5所示。2DPSK調(diào)制解調(diào)電路的引腳關(guān)系為:引腳clk表示數(shù)據(jù)時鐘輸入,引腳ak表示數(shù)據(jù)時鐘clk二分頻的反相輸出,引腳bk表示數(shù)據(jù)時鐘clk二分頻的輸出,引腳an表示四級偽隨機(jī)碼電路數(shù)據(jù)輸出,引腳bn表示四級偽隨機(jī)碼電路數(shù)據(jù)輸入在同步時鐘的作用下差分編碼輸出,引腳en表示四級偽隨機(jī)碼電路數(shù)據(jù)輸入在同步時鐘的作用下差分編碼bn前一碼元輸出,引腳2dpsk表示信碼數(shù)據(jù)輸入在同步時鐘的作用下二相差分移相鍵控信號輸出,引腳am表示在同步時鐘的作用下二相差分移相鍵控信號解調(diào)輸出。4實驗結(jié)果利用MAX+PLUSⅡ開發(fā)工具進(jìn)行編譯和仿真,2DPSK調(diào)制解調(diào)電路仿真波形如圖6所示。圖6中“CLK”表示輸入時鐘,“ak”表示數(shù)據(jù)時鐘clk二分頻的反相輸出,“bk”表示表示數(shù)據(jù)時鐘clk二分頻的輸出,“an”表示四級偽隨機(jī)碼電路數(shù)據(jù)輸出,bn表示四級偽隨機(jī)碼電路數(shù)據(jù)輸入在同步時鐘的作用下差分編碼輸出,“en”表示四級偽隨機(jī)碼電路數(shù)據(jù)輸入在同步時鐘的作用下差分編碼bn前一碼元輸出,“2dpsk”表示信碼數(shù)據(jù)輸入在同步時鐘的作用下二相差分移相鍵控信號輸出,“am”表示在同步時鐘的作用下二相差分移相鍵控信號解調(diào)輸出。圖6仿真結(jié)果表明:2DPSK調(diào)制電路能正確選相,解調(diào)電路輸出數(shù)據(jù)在延時約800ns后,與2DPSK調(diào)制輸入數(shù)據(jù)完全一致。然后,將綜合后生成的網(wǎng)表文件通過ByteBlaste下載電纜,以在線配置的方式下載到CPLD器件EPM7128SLC84-15中,從而完成了器件的編程。上電后,在輸入端加入數(shù)據(jù)時鐘,用數(shù)字存儲示波器測試調(diào)制解調(diào)電路輸出,實測結(jié)果完全正確,表明達(dá)到了設(shè)計要求。5結(jié)論本文利用CPLD器件,設(shè)計出的2DPSK調(diào)制解調(diào)電路,利用了EDA技術(shù)中的MAX+PLUSⅡ作為開發(fā)工具