電子技術(shù)課件第6章61 組合邏輯電路的分析

得智慧勝似得金子；選聰明強(qiáng)如選銀子。箴言16:166.1組合邏輯電路的分析(1)由邏輯圖寫出輸出端的邏輯表達(dá)式(2)運用邏輯代數(shù)化簡或變換(3)列真值表(4)分析邏輯功能邏輯電路確定邏輯功能分析步驟：例1：分析以下圖的邏輯功能(1)寫出邏輯表達(dá)式Y(jié)=Y2Y3=AABBAB...AB..AB.A..ABBY1.AB&&&&YY3Y2..(2)應(yīng)用邏輯代數(shù)化簡Y=AABBAB...=AAB+BAB..=AB+AB反演律=A(A+B)+B(A+B)..反演律=AAB+BAB..(3)列真值表ABY001100111001Y=AB+AB=AB邏輯式(4)分析邏輯功能輸入相同輸出為“0”，輸入相異輸出為“1”，稱為“異或”邏輯關(guān)系。這種電路稱“異或”門。

=1ABY邏輯符號邏輯圖邏輯表達(dá)式例：最簡與或表達(dá)式真值表用與非門實現(xiàn)

電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個為0，Y=1；A、B全為1時，Y=0。所以Y和A、B的邏輯關(guān)系為與非運算的關(guān)系。電路的邏輯功能6.1.2組合邏輯電路的設(shè)計根據(jù)邏輯功能要求邏輯電路設(shè)計(1)由邏輯要求，列出邏輯狀態(tài)表(2)由邏輯狀態(tài)表寫出邏輯表達(dá)式(3)化簡和變換邏輯表達(dá)式(4)畫出邏輯圖設(shè)計步驟如下：真值表電路功能描述例：用與非門設(shè)計一個舉重裁判表決電路。設(shè)舉重比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴?fù)耆e上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，說明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。1窮舉法122邏輯表達(dá)式3卡諾圖最簡與或表達(dá)式化簡45邏輯變換6邏輯電路圖3化簡4111Y=AB+AC56例1：設(shè)計一個三變量奇偶檢驗器。要求:當(dāng)輸入變量A、B、C中有奇數(shù)個同時為“1〞時，輸出為“1〞，否那么為“0〞。用“與非〞門實現(xiàn)。(1)列邏輯狀態(tài)表(2)寫出邏輯表達(dá)式取Y=“1〞(或Y=“0〞)列邏輯式取Y=“1”對應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。0000

A

B

C

Y0011010101101001101011001111(3)用“與非〞門構(gòu)成邏輯電路在一種組合中，各輸入變量之間是“與〞關(guān)系各組合之間是“或〞關(guān)系A(chǔ)BC00100111101111由卡諾圖可知，該函數(shù)不可化簡。0000

A

B

C

Y0011010101101001101011001111(4)邏輯圖YCBA01100111110&&&&&&&&1010例2:某工廠有A、B、C三個車間和一個自備電站，站內(nèi)有兩臺發(fā)電機(jī)G1和G2。G1的容量是G2的兩倍。如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行，如果三個車間同時開工，那么G1和G2均需運行。試畫出控制G1和G2運行的邏輯圖。設(shè)：A、B、C分別表示三個車間的開工狀態(tài)：開工為“1〞，不開工為“0〞；G1和G2運行為“1〞，不運行為“0〞。(1)根據(jù)邏輯要求列狀態(tài)表首先假設(shè)邏輯變量、邏輯函數(shù)取“0〞、“1〞的含義。邏輯要求：如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行，如果三個車間同時開工，那么G1和G2均需運行。開工“1〞不開工“0〞運行“1〞不運行“0〞(1)根據(jù)邏輯要求列狀態(tài)表0111001010001101101001010011100110111000ABC

G1G2(2)由狀態(tài)表寫出邏輯式ABC00100111101111或由卡圖諾可得相同結(jié)果(3)化簡邏輯式可得：10100101001110011011100001110010ABC

G1

G210001101(4)用“與非〞門構(gòu)成邏輯電路

由邏輯表達(dá)式畫出卡諾圖，由卡圖諾可知，該函數(shù)不可化簡。ABC00100111101111(5)畫出邏輯圖ABCABC&&&&&&&&&G1G2編碼器

把二進(jìn)制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進(jìn)制代碼有2n

種組合，可以表示2n

個信息。要表示N個信息所需的二進(jìn)制代碼應(yīng)滿足

2n

N1二進(jìn)制編碼器將輸入信號編成二進(jìn)制代碼的電路。2n個n位編碼器高低電平信號二進(jìn)制代碼(1)分析要求：

輸入有8個信號，即N=8，根據(jù)2n

N的關(guān)系，即n=3，即輸出為三位二進(jìn)制代碼。例：設(shè)計一個編碼器，滿足以下要求：(1)將I0、I1、…I78個信號編成二進(jìn)制代碼。(2)編碼器每次只能對一個信號進(jìn)行編碼，不允許兩個或兩個以上的信號同時有效。(3)

設(shè)輸入信號高電平有效。001011101000010100110111I0I1I2I3I4I5I6I7(2)列編碼表：輸入輸出Y2

Y1

Y0(3)寫出邏輯式并轉(zhuǎn)換成“與非〞式Y(jié)2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7=I1I3I5I7...=I1+I3+I5+I7(4)畫出邏輯圖10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y0將十進(jìn)制數(shù)0~9編成二進(jìn)制代碼的電路2二–十進(jìn)制編碼器表示十進(jìn)制數(shù)4位10個編碼器高低電平信號二進(jìn)制代碼

列編碼表：四位二進(jìn)制代碼可以表示十六種不同的狀態(tài)，其中任何十種狀態(tài)都可以表示0~9十個數(shù)碼，最常用的是8421碼。000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y300011101000011110001101100000000001118421BCD碼編碼表寫出邏輯式并化成“或非〞門和“與非〞門Y3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.=I1+I9I3+I7

I5+I7..

=I2+

I6I3+I7Y1=I2+I3+I6+I7畫出邏輯圖10000000011101101001&&&>1>1>1>1>1>1I1I2I3I4I5I6I7I8I9Y3Y2Y1Y0法二：十鍵8421碼編碼器的邏輯圖+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K

×10S001S12S23S34S45S56S67S78S89S9

當(dāng)有兩個或兩個以上的信號同時輸入編碼電路，電路只能對其中一個優(yōu)先級別高的信號進(jìn)行編碼。即允許幾個信號同時有效，但電路只對其中優(yōu)先級別高的信號進(jìn)行編碼，而對其它優(yōu)先級別低的信號不予理睬。3優(yōu)先編碼器CT74LS4147編碼器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y31111111111111輸入(低電平有效)輸出(8421反碼)0

011010

0111110

10001110

100111110

1010111110

10111111110

110011111110

11011111111101110例:CT74LS147集成優(yōu)先編碼器(10線-4線)T4147引腳圖低電平有效16151413121110912345678CT74LS4147集成優(yōu)先編碼器(8線-3線)1615141312111091234567874LS14874LS348為選通輸入端，低電平有效編碼器工作輸出均被鎖定在高電平譯碼器和數(shù)字顯示譯碼是編碼的反過程，它是將代碼的組合譯成一個特定的輸出信號。1二進(jìn)制譯碼器8個3位譯碼器二進(jìn)制代碼高低電平信號狀態(tài)表

例：三位二進(jìn)制譯碼器〔輸出高電平有效〕輸入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001輸出寫出邏輯表達(dá)式Y(jié)0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC邏輯圖CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701110010000000AABBCC例：利用譯碼器分時將采樣數(shù)據(jù)送入計算機(jī)總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門譯碼器工作總線譯碼器工作工作原理：(以A0A1=00為例)000總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門脫離總線數(shù)據(jù)全為“1〞總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門譯碼器工作工作原理：(以A0A1=00為例)000脫離總線數(shù)據(jù)全為“1〞CT74LS139型譯碼器(a)外引線排列圖；(b)邏輯圖(a)GND1Y31Y21Y11Y01A11A01S876543212Y22Y32Y11Y02A12A02S+UCC109161514131211CT74LS139(b)11111&Y0&Y1&Y2&Y3SA0A1雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S是使能端

輸入輸出SA0A1Y0110000011001101110139功能表

Y1Y2Y3111011101110111CT74LS139型譯碼器雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S是使能端S=0時譯碼器工作輸出低電平有效集成3/8線譯碼器1615141312111091234567874LS138三位二進(jìn)制代碼輸入端8個輸出端3個輸入使能端譯碼器才能處于譯碼狀態(tài)，否那么譯碼器禁止譯碼。3二-十進(jìn)制顯示譯碼器

在數(shù)字電路中，常常需要把運算結(jié)果用十進(jìn)制數(shù)顯示出來，這就要用顯示譯碼器。二十進(jìn)制代碼譯碼器驅(qū)動器顯示器gfedcba

1.半導(dǎo)體數(shù)碼管

由七段發(fā)光二極管構(gòu)成例：共陰極接法a

b

c

d

e

f

g

01100001101101低電平時發(fā)光高電平時發(fā)光共陽極接法abcgdef+dgfecbagfedcba共陰極接法abcdefg2.七段譯碼顯示器Q3Q2Q1Q0agfedcb譯碼器二十進(jìn)制代碼(共陰極)100101111117個4位七段顯示譯碼器狀態(tài)表gfedcbaQ3Q2Q1Q0a

b

c

d

efg000011111100000101100001001011011012001111110013010001100114010110110115011010111116011111100007100011111118100111110119輸入輸出顯示數(shù)碼BS204A0A1A2A3CT74LS247+5V來自計數(shù)器七段譯碼器和數(shù)碼管的連接圖510Ω×7abcdefgRBIBILTA11A22LT3BI4RBI5A36A07GND8911101213141516+UCCCT74LS247CT74LS247型譯碼器的外引線排列圖abcdefg動畫6.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器在數(shù)字電路中，當(dāng)需要進(jìn)行遠(yuǎn)距離多路數(shù)字傳輸時，為了減少傳輸線的數(shù)目，發(fā)送端常通過一條公共傳輸線，用多路選擇器分時發(fā)送數(shù)據(jù)到接收端，接收端利用多路分配器分時將數(shù)據(jù)分配給各路接收端，其原理如下圖。使能端多路選擇器多路分配器發(fā)送端接收端IYD0D1D2D3SA1A0傳輸線A0A1D0D1D2D3S數(shù)據(jù)選擇控制數(shù)據(jù)分配控制6.3.1數(shù)據(jù)選擇器從多路數(shù)據(jù)中選擇其中所需要的一路數(shù)據(jù)輸出。例：四選一數(shù)據(jù)選擇器輸入數(shù)據(jù)輸出數(shù)據(jù)使能端D0D1D2D3WSA1A0控制信號6.3.1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪１路輸出。一、4選1數(shù)據(jù)選擇器邏輯圖集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S=0時芯片被選中，處于工作狀態(tài)；S=1時芯片被禁止，Y≡0。集成8選1數(shù)據(jù)選擇器74LS151二、8選1數(shù)據(jù)選擇器74LS151的真值表16選1數(shù)據(jù)選擇器(1)1A2A1A0A0A1A2(2)≥1YD7D6D1D0D15D14D9D8...D15D14...D9D8...D0D1...D6D7SSABCSY1Y3用2片CT74LS151型8選1數(shù)據(jù)選擇器構(gòu)成具有16選1功能的數(shù)據(jù)選擇器6.3.2數(shù)據(jù)分配器將一個數(shù)據(jù)分時分送到多個輸出端輸出。數(shù)據(jù)輸入控制信號使能端DY0Y1Y2Y3SA1A0數(shù)據(jù)輸出端確定芯片是否工作確定將信號送到哪個輸出端數(shù)據(jù)分配器的功能表Y3Y2Y1Y0使能控制輸出SA0A110000001100110D000

00D00000D00000D001例：用集成3/8線譯碼器構(gòu)成1路8路分配器74LS138D106.4加法器二進(jìn)制十進(jìn)制：0~9十個數(shù)碼，“逢十進(jìn)一〞。在數(shù)字電路中，常用的組合電路有加法器、編碼器、譯碼器、數(shù)據(jù)分配器和多路選擇器等。下面幾節(jié)分別介紹這幾種典型組合邏輯電路的根本結(jié)構(gòu)、工作原理和使用方法。在數(shù)字電路中，為了把電路的兩個狀態(tài)(“1〞態(tài)和“0〞態(tài))與數(shù)碼對應(yīng)起來，采用二進(jìn)制。二進(jìn)制：0，1兩個數(shù)碼，“逢二進(jìn)一〞。6.4加法器P149加法器:實現(xiàn)二進(jìn)制加法運算的電路進(jìn)位如：0

0

0

0

11+10101010不考慮低位來的進(jìn)位半加器實現(xiàn)要考慮低位來的進(jìn)位全加器實現(xiàn)6.4.1半加器

半加：實現(xiàn)兩個一位二進(jìn)制數(shù)相加，不考慮來自低位的進(jìn)位。AB兩個輸入表示兩個同位相加的數(shù)兩個輸出SC表示半加和表示向高位的進(jìn)位邏輯符號：半加器：COABSC

半加器邏輯狀態(tài)表A

B

S

C0000011010101101邏輯表達(dá)式邏輯圖&=1..ABSC6.4.2全加器輸入Ai表示兩個同位相加的數(shù)BiCi-1表示低位來的進(jìn)位輸出表示本位和表示向高位的進(jìn)位CiSi全加：實現(xiàn)兩個一位二進(jìn)制數(shù)相加，且考慮來自低位的進(jìn)位。邏輯符號：

全加器：AiBiCi-1SiCiCO

CI(1)列邏輯狀態(tài)表(2)寫出邏輯式Ai

Bi

Ci-1

Si

Ci

000000011001010011011001010101110011111

1邏輯圖&=1>1AiCiSiCi-1Bi&&半加器構(gòu)成的全加器>1BiAiCi-1SiCiCO

CO

〔三〕集成全加器1413