電子技術(shù)基礎(chǔ)-數(shù)字部分(第六版)-康華光第2章邏輯代數(shù)與硬件描述語(yǔ)言基礎(chǔ)共5節(jié)

2.邏輯代數(shù)與硬件描述語(yǔ)言基礎(chǔ)2.1邏輯代數(shù)的基本定理和恒等式2.2邏輯函數(shù)表達(dá)式的形式2.3邏輯函數(shù)的代數(shù)化簡(jiǎn)法

2.4

邏輯函數(shù)的卡諾圖化簡(jiǎn)法2.5硬件描述語(yǔ)言VerilogHDL基礎(chǔ)

教學(xué)基本要求1、熟悉邏輯代數(shù)常用基本定律、恒等式和規(guī)則。4、熟悉硬件描述語(yǔ)言VerilogHDL2、掌握邏輯代數(shù)的表示方法；3、掌握邏輯代數(shù)的變換和卡諾圖化簡(jiǎn)法；

2.1.1

邏輯代數(shù)的基本定律和恒等式2.1

邏輯代數(shù)的基本定理和規(guī)則2.1.2

邏輯代數(shù)的基本規(guī)則2.1

邏輯代數(shù)的基本定理和規(guī)則

邏輯代數(shù)又稱布爾代數(shù)。它是分析和設(shè)計(jì)現(xiàn)代數(shù)字邏輯電路不可缺少的數(shù)學(xué)工具。邏輯代數(shù)有一系列的定律、定理和規(guī)則，用于對(duì)表達(dá)式進(jìn)行處理，以完成對(duì)邏輯電路的化簡(jiǎn)、變換、分析和設(shè)計(jì)。

邏輯關(guān)系指的是事件產(chǎn)生的條件和結(jié)果之間的因果關(guān)系。在數(shù)字電路中往往是將事情的條件作為輸入信號(hào)，而結(jié)果用輸出信號(hào)表示。條件和結(jié)果的兩種對(duì)立狀態(tài)分別用邏輯“1”和“0”表示。

1、基本公式交換律：A+B=B+AA·B=B·A結(jié)合律：A+B+C=(A+B)+C

A·B·C=(A·B)·C

分配律：A+BC=(A+B)(A+C)A(B+C)=AB+AC

A·1=AA·0=0A+0=AA+1=10、1律：A·A=0A+A=1互補(bǔ)律：

2.1.1邏輯代數(shù)的基本定律和恒等式重疊律：A+A=AA·A=A吸收律

其它常用恒等式

AB＋AC＋BC＝AB+ACAB＋AC＋BCD＝AB+AC反演律(摩根定理)：AB=A+B

A+B=A·B2、基本公式的證明列出等式、右邊的函數(shù)值的真值表(真值表證明法)10011100101110100+0=00100A+ABA·BAAB0+1=11+0=11+0=1A+B例證明例：試化簡(jiǎn)下列邏輯函數(shù)L=(A+B)(A+B)

2.1.2邏輯代數(shù)的基本規(guī)則

代入規(guī)則

：在包含變量A邏輯等式中，如果用另一個(gè)函數(shù)式代入式中所有A的位置，則等式仍然成立。這一規(guī)則稱為代入規(guī)則。例：B(A+C)=BA+BC，用A+D代替A，得B[(A+D)+C]=B(A+D)+BC=BA+BD+BC代入規(guī)則可以擴(kuò)展所有基本公式或定律的應(yīng)用范圍對(duì)于任意一個(gè)邏輯表達(dá)式L，若將其中所有的與（?）換成或（+），或（+）換成與（?）；原變量換為反變量，反變量換為原變量；將1換成0，0換成1；則得到的結(jié)果就是原函數(shù)的反函數(shù)。2.反演規(guī)則：例2.1.1試求

的非函數(shù)解：按照反演規(guī)則，得

對(duì)于任何邏輯函數(shù)式，若將其中的與（?）換成或（+），或（+）換成與（?）；并將1換成0，0換成1；那么，所得的新的函數(shù)式就是L的對(duì)偶式，記作。

例:邏輯函數(shù)的對(duì)偶式為3.對(duì)偶規(guī)則：當(dāng)某個(gè)邏輯恒等式成立時(shí)，則該恒等式兩側(cè)的對(duì)偶式也相等。這就是對(duì)偶規(guī)則。利用對(duì)偶規(guī)則，可從已知公式中得到更多的運(yùn)算公式，例如，吸收律2.2

邏輯函數(shù)表達(dá)式的形式2.2.2最小項(xiàng)與最小項(xiàng)表達(dá)式2.2.1邏輯函數(shù)表達(dá)式的形式2.2.3最大項(xiàng)與最大項(xiàng)表達(dá)式2.2

邏輯函數(shù)表達(dá)式的形式1、與-或表達(dá)式

2.2.1邏輯函數(shù)表達(dá)式的基本形式

若干與項(xiàng)進(jìn)行或邏輯運(yùn)算構(gòu)成的表達(dá)式。由與運(yùn)算符和或運(yùn)算符連接起來(lái)。2、或-與表達(dá)式

若干或項(xiàng)進(jìn)行與邏輯運(yùn)算構(gòu)成的表達(dá)式。由或運(yùn)算符和與運(yùn)算符連接起來(lái)。通常表達(dá)式為混合形式經(jīng)過(guò)變換可轉(zhuǎn)換為上述兩種基本形式n個(gè)變量X1,X2,…,Xn的最小項(xiàng)是n個(gè)因子的乘積，每個(gè)變量都以它的原變量或非變量的形式在乘積項(xiàng)中出現(xiàn)，且僅出現(xiàn)一次。一般n個(gè)變量的最小項(xiàng)應(yīng)有2n個(gè)。

、

、A(B+C)等則不是最小項(xiàng)。例如，A、B、C三個(gè)邏輯變量的最小項(xiàng)有（23＝）8個(gè)，即、、、、、、、1.最小項(xiàng)的定義和性質(zhì)2.2.2

最小項(xiàng)與最小項(xiàng)表達(dá)式全體最小項(xiàng)之和為1。對(duì)于任意一個(gè)最小項(xiàng)，只有一組變量取值使得它的值為1；任意兩個(gè)最小項(xiàng)的乘積為0；0001000000000101000000010001000001000000100001100010000101000001001100000001011100000001三個(gè)變量的所有最小項(xiàng)的真值表

2、最小項(xiàng)的性質(zhì)

3、最小項(xiàng)的編號(hào)

三個(gè)變量的所有最小項(xiàng)的真值表m0m1m2m3m4m5m6m7最小項(xiàng)的表示：通常用mi表示最小項(xiàng)，m

表示最小項(xiàng),下標(biāo)i為最小項(xiàng)號(hào)。0001000000000101000000010001000001000000100001100010000101000001001100000001011100000001

2.最小項(xiàng)表達(dá)式

為“與或”邏輯表達(dá)式；在“與或”式中的每個(gè)乘積項(xiàng)都是最小項(xiàng)。例1將化成最小項(xiàng)表達(dá)式=m7＋m6＋m3＋m5

由若干最小項(xiàng)相或構(gòu)成的表達(dá)式，也稱為標(biāo)準(zhǔn)與-或式。

例2

將

化成最小項(xiàng)表達(dá)式a.去掉非號(hào)b.去括號(hào)n個(gè)變量X1,X2,…,Xn的最大項(xiàng)是n個(gè)因子或相，每個(gè)變量都以它的原變量或非變量的形式在或項(xiàng)中出現(xiàn)，且僅出現(xiàn)一次。一般n個(gè)變量的最大項(xiàng)應(yīng)有2n個(gè)。

1.最大項(xiàng)的定義和性質(zhì)2.2.2

最大項(xiàng)與最大項(xiàng)表達(dá)式例如，A、B、C三個(gè)邏輯變量的最大項(xiàng)有（23＝）8個(gè)，即1.最大項(xiàng)的定義和性質(zhì)最大項(xiàng)的表示：通常用Mi表示最大項(xiàng)，M

表示最大項(xiàng),下標(biāo)i為最大項(xiàng)號(hào)。全體最大項(xiàng)之積為0。對(duì)于任意一個(gè)最大項(xiàng)，只有一組變量取值使得它的值為0；任意兩個(gè)最大項(xiàng)的之和為1；最大項(xiàng)的性質(zhì)：2.最小項(xiàng)和最大項(xiàng)的關(guān)系兩者之間為互補(bǔ)關(guān)系：mi

=Mi

，或者M(jìn)i=mi

例:

邏輯電路的真值表如右，寫出最小項(xiàng)和最大項(xiàng)表達(dá)式。最小項(xiàng)表達(dá)式：將L＝1的各個(gè)最小項(xiàng)相加

ABCL0000001001000111

m310001011

m51101

m61110最大項(xiàng)表達(dá)式：將L＝0的各個(gè)最大項(xiàng)相乘

2.3

邏輯函數(shù)的代數(shù)化簡(jiǎn)法2.3.2

邏輯函數(shù)的代數(shù)化簡(jiǎn)法2.3.1邏輯函數(shù)的最簡(jiǎn)形式

2.3

邏輯函數(shù)的代數(shù)法化簡(jiǎn)化簡(jiǎn)的目的：降低電路實(shí)現(xiàn)的成本，以較少的門實(shí)現(xiàn)電路。

圖（a）和圖（b）的電路邏輯功能相同，但圖（b）電路簡(jiǎn)單可靠性高，成本低?！盎?與”表達(dá)式“與非-與非”表達(dá)式

“與-或-非”表達(dá)式“或非－或非”表達(dá)式“與-或”表達(dá)式

2.3.1

邏輯函數(shù)的最簡(jiǎn)形式

邏輯函數(shù)有不同形式，如與-或表達(dá)式、與非-與非表達(dá)式、或-與表達(dá)式、或非-或非表達(dá)式以及與-或-非表達(dá)式等。將其中包含的與項(xiàng)數(shù)最少，且每個(gè)與項(xiàng)中變量數(shù)最少的與-或表達(dá)式稱為最簡(jiǎn)與-或表達(dá)式。1、邏輯函數(shù)的化簡(jiǎn)

化簡(jiǎn)的主要方法：１．公式法（代數(shù)法）２．圖解法（卡諾圖法）代數(shù)化簡(jiǎn)法：運(yùn)用邏輯代數(shù)的基本定律和恒等式進(jìn)行化簡(jiǎn)的方法。

并項(xiàng)法:

2.3.2

邏輯函數(shù)的代數(shù)化簡(jiǎn)法吸收法：

A+AB=A

消去法：

配項(xiàng)法：A+AB=A+B

通常在一片集成電路芯片中只有一種門電路，為了減少門電路的種類，需要對(duì)邏輯函數(shù)表達(dá)式進(jìn)行變換。

2、邏輯函數(shù)形式的變化（1）求最簡(jiǎn)的與-或式，并畫出相應(yīng)的邏輯圖；（2）畫出僅用與非門實(shí)現(xiàn)的電路。解：例：已知2.4

邏輯函數(shù)的卡諾圖化簡(jiǎn)法2.4.2用卡諾圖化簡(jiǎn)邏輯函數(shù)2.4.1用卡諾圖表示邏輯函數(shù)1.邏輯代數(shù)與普通代數(shù)的公式易混淆，化簡(jiǎn)過(guò)程要求對(duì)所 有公式熟練掌握；2.代數(shù)法化簡(jiǎn)無(wú)一套完善的方法可循，它依賴于人的經(jīng)驗(yàn) 和靈活性；3.用這種化簡(jiǎn)方法技巧強(qiáng)，較難掌握。特別是對(duì)代數(shù)化簡(jiǎn) 后得到的邏輯表達(dá)式是否是最簡(jiǎn)式判斷有一定困難。 卡諾圖法可以比較簡(jiǎn)便地得到最簡(jiǎn)的邏輯表達(dá)式。代數(shù)法化簡(jiǎn)在使用中遇到的困難：2.2.3用卡諾圖表示邏輯函數(shù)1、卡諾圖的引出卡諾圖：將n變量的全部最小項(xiàng)都用小方塊表示，并使具有邏輯相鄰的最小項(xiàng)在幾何位置上也相鄰地排列起來(lái)，這樣,所得到的圖形叫n變量的卡諾圖。邏輯相鄰的最小項(xiàng)：如果兩個(gè)最小項(xiàng)只有一個(gè)變量互為反變量，那么，就稱這兩個(gè)最小項(xiàng)在邏輯上相鄰。如最小項(xiàng)m6=ABC、與m7=ABC在邏輯上相鄰m7m6AB10100100011110

m0

m1

m2

m3

m4

m5

m6

m7

m12

m13

m14

m15

m8

m9

m10

m110001111000011110ABCD三變量卡諾圖四變量卡諾圖兩變量卡諾圖m0m1m2m3ACCBCA

m0

m1

m2

m3

m4

m5

m6

m7ADBB2、卡諾圖的特點(diǎn):各小方格對(duì)應(yīng)于各變量不同的組合，而且上下左右在幾何上相鄰的方格內(nèi)只有一個(gè)因子有差別，這個(gè)重要特點(diǎn)成為卡諾圖化簡(jiǎn)邏輯函數(shù)的主要依據(jù)。

3.已知邏輯函數(shù)畫卡諾圖當(dāng)邏輯函數(shù)為最小項(xiàng)表達(dá)式時(shí)，在卡諾圖中找出和表達(dá)式中最小項(xiàng)對(duì)應(yīng)的小方格填上1，其余的小方格填上0（有時(shí)也可用空格表示），就可以得到相應(yīng)的卡諾圖。任何邏輯函數(shù)都等于其卡諾圖中為1的方格所對(duì)應(yīng)的最小項(xiàng)之和。例1：畫出邏輯函數(shù)L(A,B,C,D)=(0,1,2,3,4,8,10,11,14,15)的卡諾圖例2

畫出下式的卡諾圖00000解1.將邏輯函數(shù)化為最小項(xiàng)表達(dá)式2.填寫卡諾圖

2.4.2用卡諾圖化簡(jiǎn)邏輯函數(shù)

1、化簡(jiǎn)的依據(jù)2、化簡(jiǎn)的步驟用卡諾圖化簡(jiǎn)邏輯函數(shù)的步驟如下：(4)將所有包圍圈對(duì)應(yīng)的乘積項(xiàng)相加。(1)將邏輯函數(shù)寫成最小項(xiàng)表達(dá)式(2)按最小項(xiàng)表達(dá)式填卡諾圖，凡式中包含了的最小項(xiàng)，其對(duì)應(yīng)方格填1，其余方格填0。(3)合并最小項(xiàng)，即將相鄰的1方格圈成一組(包圍圈)，每一組含2n個(gè)方格，對(duì)應(yīng)每個(gè)包圍圈寫成一個(gè)新的乘積項(xiàng)。本書中包圍圈用虛線框表示。畫包圍圈時(shí)應(yīng)遵循的原則：

（1）包圍圈內(nèi)的方格數(shù)一定是2n個(gè)，且包圍圈必須呈矩形。（2）循環(huán)相鄰特性包括上下底相鄰，左右邊相鄰和四角相鄰。（3）同一方格可以被不同的包圍圈重復(fù)包圍多次，但新增的包圍圈中一定要有原有包圍圈未曾包圍的方格。（4）一個(gè)包圍圈的方格數(shù)要盡可能多,包圍圈的數(shù)目要可能少。例:用卡諾圖法化簡(jiǎn)下列邏輯函數(shù)（2）畫包圍圈合并最小項(xiàng)，得最簡(jiǎn)與-或表達(dá)式

解：(1)由L畫出卡諾圖(0，2，5，7，8，10，13，15)0111111111111110例:用卡諾圖化簡(jiǎn)0111111111111110圈0圈13、具有無(wú)關(guān)項(xiàng)的化簡(jiǎn)（1）什么叫無(wú)關(guān)項(xiàng)：

在真值表內(nèi)對(duì)應(yīng)于變量的某些取值下，函數(shù)的值可以是任意的，或者這些變量的取值根本不會(huì)出現(xiàn)，這些變量取值所對(duì)應(yīng)的最小項(xiàng)稱為無(wú)關(guān)項(xiàng)或任意項(xiàng)。

在含有無(wú)關(guān)項(xiàng)邏輯函數(shù)的卡諾圖化簡(jiǎn)中，它的值可以取0或取1，具體取什么值，可以根據(jù)使函數(shù)盡量得到簡(jiǎn)化而定。例:要求設(shè)計(jì)一個(gè)邏輯電路，能夠判斷一位十進(jìn)制數(shù)是奇數(shù)還是偶數(shù)，當(dāng)十進(jìn)制數(shù)為奇數(shù)時(shí)，電路輸出為1，當(dāng)十進(jìn)制數(shù)為偶數(shù)時(shí)，電路輸出為0。

1111

1110

1101

1100

1011

101011001010001011100110101010010010011000101000100000LABCD解:(1)列出真值表(2)畫出卡諾圖(3)卡諾圖化簡(jiǎn)

2.5.1

Verilog語(yǔ)言的基本語(yǔ)法規(guī)則

2.5.2

變量的數(shù)據(jù)類型

2.5.3

運(yùn)算符及其優(yōu)先級(jí)

2.5.4

Verilog內(nèi)部的基本門級(jí)元件

2.5.5

Verilog程序的基本結(jié)構(gòu)

2.5.6

邏輯功能的仿真與測(cè)試2.5硬件描述語(yǔ)言VerilogHDL基礎(chǔ)硬件描述語(yǔ)言HDL(HardwareDescriptionLanguag)類似于高級(jí)程序設(shè)計(jì)語(yǔ)言.它是一種以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言,用它可以表示邏輯電路圖、邏輯表達(dá)式，復(fù)雜數(shù)字邏輯系統(tǒng)完成的邏輯功能。HDL是高層次自動(dòng)化設(shè)計(jì)的起點(diǎn)和基礎(chǔ).2.5硬件描述語(yǔ)言VerilogHDL基礎(chǔ)計(jì)算機(jī)對(duì)HDL的處理:邏輯綜合

是指從HDL描述的數(shù)字邏輯電路模型中導(dǎo)出電路基本元件列表以及元件之間的連接關(guān)系（常稱為門級(jí)網(wǎng)表）的過(guò)程。類似對(duì)高級(jí)程序語(yǔ)言設(shè)計(jì)進(jìn)行編譯產(chǎn)生目標(biāo)代碼的過(guò)程.產(chǎn)生門級(jí)元件及其連接關(guān)系的數(shù)據(jù)庫(kù)，根據(jù)這個(gè)數(shù)據(jù)庫(kù)可以制作出集成電路或印刷電路板PCB。邏輯仿真是指用計(jì)算機(jī)仿真軟件對(duì)數(shù)字邏輯電路的結(jié)構(gòu)和行為進(jìn)行預(yù)測(cè).仿真器對(duì)HDL描述進(jìn)行解釋，以文本形式或時(shí)序波形圖形式給出電路的輸出。在仿真期間如發(fā)現(xiàn)設(shè)計(jì)中存在錯(cuò)誤，就再要對(duì)HDL描述進(jìn)行及時(shí)的修改。2.5.1Verilog語(yǔ)言的基本語(yǔ)法規(guī)則

為對(duì)數(shù)字電路進(jìn)行描述（常稱為建模），Verilog語(yǔ)言規(guī)定了一套完整的語(yǔ)法結(jié)構(gòu)。1．間隔符:

Verilog

的間隔符主要起分隔文本的作用，可以使文本錯(cuò)落有致，便于閱讀與修改。間隔符包括空格符（\b）、TAB鍵（\t）、換行符（\n）及換頁(yè)符。2．注釋符:注釋只是為了改善程序的可讀性,在編譯時(shí)不起作用。多行注釋符(用于寫多行注釋):/*---*/；單行注釋符:以//開始到行尾結(jié)束為注釋文字。為了表示數(shù)字邏輯電路的邏輯狀態(tài)，Verilog語(yǔ)言規(guī)定了4種基本的邏輯值。0邏輯0、邏輯假1邏輯1、邏輯真x或X不確定的值（未知狀態(tài)）z或Z高阻態(tài)標(biāo)識(shí)符:給對(duì)象（如模塊名、電路的輸入與輸出端口、變量等）取名所用的字符串。以英文字母或下劃線開始如，clk、counter8、_net、bus_A

。關(guān)鍵詞:是Verilog語(yǔ)言本身規(guī)定的特殊字符串，用來(lái)定義語(yǔ)言的結(jié)構(gòu)。例如，module、endmodule、input、output、wire、reg、and等都是關(guān)鍵詞。關(guān)鍵詞都是小寫，關(guān)鍵詞不能作為標(biāo)識(shí)符使用。4．邏輯值集合3．標(biāo)識(shí)符和關(guān)鍵詞5．常量及其表示實(shí)數(shù)型常量十進(jìn)制記數(shù)法如：0.1、2.0、5.67科學(xué)記數(shù)法如:23_5.1e2、5E－423510.0、0.0005Verilog允許用參數(shù)定義語(yǔ)句定義一個(gè)標(biāo)識(shí)符來(lái)代表一個(gè)常量，稱為符號(hào)常量。定義的格式為：parameter參數(shù)名1＝常量表達(dá)式1，參數(shù)名2＝常量表達(dá)式2，……；如parameterBIT=1,BYTE=8,PI=3.14;6．字符串:字符串是雙撇號(hào)內(nèi)的字符序列常量十進(jìn)制數(shù)的形式的表示方法:表示有符號(hào)常量例如：30、－2帶基數(shù)的形式的表示方法:表示常量格式為：<＋/－><位寬>’<基數(shù)符號(hào)><數(shù)值>整數(shù)型例如：3’b101、5’o37、8’he3，8’b1001_0011

2.5.2

變量的數(shù)據(jù)類型1線網(wǎng)類型:是指輸出始終根據(jù)輸入的變化而更新其值的變量,它一般指的是硬件電路中的各種物理連接.

例:wireL;//將上述電路的輸出信號(hào)L聲明為網(wǎng)絡(luò)型變量

wire[7:0]databus;//聲明一個(gè)8-bit寬的網(wǎng)絡(luò)型總線變量常用的網(wǎng)絡(luò)類型由關(guān)鍵詞wire定義wire型變量的定義格式如下：wire[n-1:0]變量名1，變量名2，…，變量名n；變量寬度例:網(wǎng)絡(luò)型變量L的值由與門的驅(qū)動(dòng)信號(hào)a和b所決定，即L＝a&b。a、b的值發(fā)生變化，線網(wǎng)L的值會(huì)立即跟著變化。寄存器型變量對(duì)應(yīng)的是具有狀態(tài)保持作用的電等路元件,如觸發(fā)器寄存器。寄存器型變量只能在initial或always內(nèi)部被賦值。2、寄存器類型寄存器類型功能說(shuō)明reg常用的寄存器型變量integer32位帶符號(hào)的整數(shù)型變量real64位帶符號(hào)的實(shí)數(shù)型變量，time64位無(wú)符號(hào)的時(shí)間變量4種寄存器類型的變量例：regclock；//定義一個(gè)1位寄存器變量

reg[3:0]counter;//定義一個(gè)4位寄存器變量抽象描述,不對(duì)應(yīng)具體硬件1.運(yùn)算符2.5.3

運(yùn)算符及其優(yōu)先級(jí)類型符號(hào)功能說(shuō)明類型符號(hào)功能說(shuō)明算術(shù)運(yùn)算符+--*/二進(jìn)制加二進(jìn)制減2的補(bǔ)碼二進(jìn)制乘二進(jìn)制除關(guān)系運(yùn)算符（雙目運(yùn)算符）><>=<===!=大于小于大于或等于小于或等于相等不相等位運(yùn)算符（雙目運(yùn)算符）~&|^^~或~^按位取反按位與按位或按位異或按位同或縮位運(yùn)算符（單目運(yùn)算符）&~&|~|^^~或~^縮位與縮位與非縮位或縮位或非縮位異或縮位同或邏輯運(yùn)算符（雙目運(yùn)算符）!&&||邏輯非邏輯與邏輯或移位運(yùn)算符（雙目運(yùn)算符）>><<右移左移位拼接運(yùn)算符{,}{{}}將多個(gè)操作數(shù)拼接成為一個(gè)操作數(shù)條件運(yùn)算符（三目運(yùn)算符）?:根據(jù)條件表達(dá)式是否成立，選擇表達(dá)式運(yùn)算符分為算術(shù)運(yùn)算符、邏輯運(yùn)算符、關(guān)系運(yùn)算符、移位運(yùn)算符等對(duì)同一個(gè)操作數(shù)的重復(fù)拼接還可以雙重大括號(hào)構(gòu)成的運(yùn)算符{{}}例如{4{A}}=4’b1111，{2{A},2{B},C}=8’b11101000。作用是將兩個(gè)或多個(gè)信號(hào)的某些位拼接起來(lái)成為一個(gè)新的操作數(shù)，進(jìn)行運(yùn)算操作。位拼接運(yùn)算符設(shè)A=1’b1，B=2’b10，C=2’b00則{B,C}＝4’b1000{A,B[1],C[0]}＝3’b110{A,B,C,3’b101}=8’b11000101。位運(yùn)算符與縮位運(yùn)算的比較A：4’b1010、B：4’b1111，A~^B=1010A^B=0101A|B=1111A&B=1010~A=0101~B=0000

位運(yùn)算~^A=1~^B=1^A=0^B=0|A=1~|B=0~&A=1&B=1&A=1&0&1&0=0

縮位運(yùn)算2.運(yùn)算符的優(yōu)先級(jí)優(yōu)先級(jí)的順序從下向上依次增加。類型符號(hào)優(yōu)先級(jí)別取反!~-(求2的補(bǔ)碼)最高優(yōu)先級(jí)算術(shù)*/+-移位>><<關(guān)系<<=>>=等于==!=縮位&~&^^~|~|邏輯&&||條件?:最低優(yōu)先級(jí)一般用法：condition_expr?expr1:expr2;條件運(yùn)算符是三目運(yùn)算符，運(yùn)算時(shí)根據(jù)條件表達(dá)式的值選擇表達(dá)式。首先計(jì)算第一個(gè)操作數(shù)condition_expr的值，如果結(jié)果為邏輯1，則選擇第二個(gè)操作數(shù)expr1的值作為結(jié)果返回，結(jié)果為邏輯0，選擇第三個(gè)操作數(shù)expr2的值作為結(jié)果返回。基本門級(jí)元件模型元件符號(hào)功能說(shuō)明元件符號(hào)功能說(shuō)明and多輸入端的與門nand多輸入端的與非門or多輸入端的或門nor多輸入端的或非門xor多輸入端的異或門xnor多輸入端的異或非門buf多輸出端的緩沖器not多輸出端的反相器bufif1控制信號(hào)高電平有效的三態(tài)緩沖器notif1控制信號(hào)高電平有效的三態(tài)反相器bufif0控制信號(hào)低電平有效的三態(tài)緩沖器notif0控制信號(hào)低電平有效的三態(tài)反相器多輸入門多輸出門三態(tài)門2.5.4Verilog內(nèi)部的基本門級(jí)元件門級(jí)建模:將邏輯電路圖用HDL規(guī)定的文本語(yǔ)言表示出來(lái)。1、多輸入門只允許有一個(gè)輸出，但可以有多個(gè)輸入。andA1（out，in1，in2，in3）；X-不確定狀態(tài)Z-高阻態(tài)

and真值表x0zx0xx10100000zX10

輸入1and輸入2xxxxx調(diào)用名XX1XZXX1XX11111XX100ZX10輸入1or輸入2

or真值表輸入2XXXXZXXXXXXX011XX100ZX10輸入1xorxor真值表2、多輸出門允許有多個(gè)輸出，但只有一個(gè)輸入。notN1（out1，out2，…，in）；xx10zx10輸入buf輸出buf真值表輸出xx01zx10輸入notnot真值表bufB1（out1，out2，…，in）；out1inout2outN…out1inout2outN…bufif1真值表xxxzzxxxzx1/z1/z1z10/z0/z0z0zx10控制輸入bufif1數(shù)據(jù)輸入xxxzzxxxzx0/z0/z0z11/z1/z10zzx10控制輸入notif1數(shù)據(jù)輸入notif1真值表3、三態(tài)門有一個(gè)輸出、一個(gè)數(shù)據(jù)輸入和一個(gè)輸入控制。如果輸入控制信號(hào)無(wú)效，則三態(tài)門的輸出為高阻態(tài)z。2、每個(gè)模塊先要進(jìn)行端口的定義，并說(shuō)明輸入（input)和輸出（output),然后對(duì)模塊功能進(jìn)行描述。2.5.5Verilog程序的基本結(jié)構(gòu)

模塊是Verilog描述電路的基本單元。對(duì)數(shù)字電路建模時(shí)，用一個(gè)或多個(gè)模塊。不