EDA實驗4簡單分頻時序邏輯電路的設(shè)計

第第#頁共4頁電子信息工程學系實驗報告課程名稱：EDA技術(shù)與實驗實驗項目名稱：實驗四簡單分頻時序邏輯電路的設(shè)計 實驗時間2011.10.10班級：通信 姓名： 學號：成績：指導(dǎo)教師(簽名)實驗?zāi)康?1?掌握基本的時序邏輯電路的實現(xiàn)方法。2?初步了解分頻時序邏輯電路的生成方法。實驗環(huán)境：max+plusU軟件實驗內(nèi)容及過程：1.學習VerilogHDL設(shè)計課件。描述出課件中計數(shù)器模塊例子的文本設(shè)計過程及其仿真結(jié)(1)打開max+plusH,新建mux4_1.v文件。新建TextEditorfile,編寫程序,保存為mux4_1.v如圖一。於?ux4_Lv-TextEditorinoduleinux4_l(cut,data,load,reset,clfc);output[7i0]out;input[7:0]data;inputload,clkfreset;reg[7:0]out;a1ways@(posedgeelk)beginif(!resev)out-61hOO;elseif(Load)out=data;else out=out+l;//clk±升沿觸發(fā)"同步淸6低電平有效"同步預(yù)直endendznoduleICol14HNS"<圖一點擊filefcompiler進行編譯，選擇Start即可開始編譯。新建WaveformEditorfile，分配引腳如圖二，保存為mux4_1.scf圖(4)設(shè)定輸入值，點擊simulator進行仿真，結(jié)果如圖三圖三2.作clk_in的2分頻clk_out，要求輸出時鐘的相位與下例的1/2分頻器的輸出正好相反在設(shè)計輸出相位相反的時候，要引入一個輸出變量 out，作為轉(zhuǎn)換中介。打開max+plusU,新建mux4_1.v文件。新建TextEditorfile,編寫程序,保存為half_clk.點擊file—compiler進行編譯，選擇Start即可開始編譯。新建WaveformEditorfile，分配引腳如圖五，保存為mux4_1.scf[Line~~8[C^~~9 pNS[Line~~8[C^~~9 pNS-彳modulehalf_clk(reseclk_irijclk_out,out);inputclk_in,reset;outputclk^out,out:regclk_outjout:always?(posedgeclk_in)beginif(!reset)begin]clk_out=0:□ut=0;endelsebeginout=^out:clk_out=^out.endendendmodule圖四 圖五設(shè)定輸入值，點擊simulator進行仿真，結(jié)果如圖六。實驗結(jié)果及分析：在實驗一中，當reset為0的時候，不管輸入什么都會被置為0，例輸入10000000仍然是00000000。當load為1的時候，置數(shù)。例輸入00100000,輸出為00100000。而當load為0的時候，計數(shù)，輸入00001000,out0就開始