基于EP2c35 FPGA和NiosII 軟核實現(xiàn)視頻監(jiān)控系統(tǒng)的設(shè)計

基于EP2c35FPGA和NiosII軟核實現(xiàn)視頻監(jiān)控系統(tǒng)的設(shè)計隨著視頻監(jiān)控系統(tǒng)的廣泛應(yīng)用，人們對監(jiān)控系統(tǒng)的實時性提出了更高的要求，特別是在數(shù)據(jù)的高速采集應(yīng)用中，傳統(tǒng)技術(shù)在處理速度上面臨著嚴峻的考驗，當(dāng)前通用的解決方案很難滿足用戶日益提高的需求。為此，Altera公司于2006年4月7日提出了C2H技術(shù)。這個技術(shù)的實質(zhì)是通過硬件映射的方式直接用硬件對C語言進行加速，獲得系統(tǒng)性能的提高。本文將C2H技術(shù)應(yīng)用于視頻監(jiān)控系統(tǒng)的數(shù)據(jù)存儲功能部分，有效的加快了數(shù)據(jù)的讀寫速度，使系統(tǒng)的性能得到大幅度的提升。1C2H技術(shù)介紹1.1C2H的特點C2H是一種可以直接對ANSIC函數(shù)定制硬件加速的技術(shù)，在推出短短的一年時間內(nèi)就得到了嵌入式及FPGA設(shè)計者的廣泛使用。C2H編譯器能分析程序要加速實現(xiàn)的存儲器接口類型，生成硬件加速器邏輯以及合適的Avalon（總線互聯(lián)架構(gòu)）的主機和從機接口，達到與存儲器延時的匹配。這樣，分擔(dān)了處理器的數(shù)據(jù)計算和存儲器訪問任務(wù)，使處理器能夠更好的處理其他任務(wù)。數(shù)據(jù)表明，與未采用C2H加速的系統(tǒng)相比，采用NiosIIC2H編譯器加速的系統(tǒng)性能提高了10到45倍，而耗費的邏輯資源僅比處理器本身多出0.7至2.0倍。NiosIIC2H編譯器是基于Eclipse的NiosII集成開發(fā)環(huán)境（IDE）中的一個插件。同時，C2H編譯器具有識別并行運行事件的功能，能在硬件中同時運行相互獨立的事件。與前面結(jié)果無關(guān)的事件將被盡早的執(zhí)行。軟件調(diào)用以線程的方式進行加速——每個加速器完全并行運行，真正的多任務(wù)系統(tǒng)（CPU，硬件加速器）。1.2C2H的使用流程C2H的使用需要進行反復(fù)的調(diào)試，直到性能符合設(shè)計要求。具體流程如下：（1）在NiosII中開發(fā)和調(diào)試C程序；（2）分析C程序，找到最適合加速的部分；（3）將需要加速的代碼段寫成一個獨立的子函數(shù)；（4）指定這個函數(shù)為硬件加速的函數(shù)；（5）在NiosIIIDE中重新編譯整個工程；（6）分析硬件加速的結(jié)果，觀察C2H*估報告；2視頻監(jiān)控系統(tǒng)的設(shè)計設(shè)計中選用的是Altera公司生產(chǎn)的CycloneII系列中的EP2c35FPGA。CycloneII系列是低成本嵌入式處理解決方案，具有可以擴展外設(shè)集、存儲器、I/O的特點。同時Altera公司免費提供NiosII嵌入式處理器。NiosII軟核是一個32位RISC嵌入式處理器，性能超過200MIPS，滿足當(dāng)前系統(tǒng)的設(shè)計要求。Altera公司提供了一整套針對NiosII軟核的SOPC開發(fā)工具，輕松實現(xiàn)從底層的硬件設(shè)計到上層的軟件開發(fā)。2.1視頻監(jiān)控系統(tǒng)的總體設(shè)計本文中設(shè)計的視頻監(jiān)控系統(tǒng)的基本構(gòu)成是現(xiàn)場實時采集圖像的攝像機、視頻解碼芯片AD7181B、視頻D/A芯片ADC7123、VGA控制器、Flash、SDRAM控制器及控制核心NiosIICPU。整個系統(tǒng)除A/D和D/A采用專用芯片外，其余部分均在FPGA上實現(xiàn)。視頻監(jiān)控系統(tǒng)的硬件設(shè)計框圖如下圖1所示：圖1系統(tǒng)硬件設(shè)計框圖各模塊功能描述如下：NiosII軟核CPU是32位的RISC嵌入式處理器，為整個系統(tǒng)的中樞；SDRAM，是系統(tǒng)大容量的數(shù)據(jù)緩沖存儲區(qū)域；Flash，存儲系統(tǒng)的硬件和軟件的系統(tǒng)上電配置數(shù)據(jù)；視頻處理模塊，實現(xiàn)對視頻流的ITU656解碼、去隔行、格式轉(zhuǎn)換等功能。2.2C2H在視頻監(jiān)控系統(tǒng)的應(yīng)用下圖1.2詳細表示出了系統(tǒng)中視頻數(shù)據(jù)流的處理過程。圖2視頻數(shù)據(jù)流處理過程圖從上圖2可以看出，數(shù)據(jù)流處理過程是先經(jīng)過視頻解碼芯片AD7181B的模數(shù)轉(zhuǎn)換，變成8位的數(shù)字視頻信號；再由ITU-R656解碼器解碼，使視頻格式變成YUV4:2：2；然后對視頻流進行去隔行處理。去隔行處理中，需要將奇場數(shù)據(jù)和偶場數(shù)據(jù)分別存于兩個FIFO（FIFOA和FIFOB）中，然后再以兩倍的頻率按ABABA……的順序讀出，便可完成視頻的去隔行處理。最后經(jīng)過YUV到RGB時域變換，便可在VGA控制器的控制下在顯示器上進行顯示。由于視頻解碼A/D和視頻D/A是由專用的芯片完成，速度很快，未對系統(tǒng)的速度有太大影響。經(jīng)過分析比較，系統(tǒng)性能提升的瓶頸是數(shù)據(jù)中間處理中的數(shù)據(jù)讀寫等環(huán)節(jié)。由于涉及到從存儲器讀數(shù)和寫數(shù)，使這部分成為系統(tǒng)中最耗時的部分。所以提高系統(tǒng)性能的關(guān)鍵是從減少數(shù)據(jù)讀寫的時間耗費入手。本設(shè)計中針對這一點，采用C2H技術(shù)，對數(shù)據(jù)的讀寫進行硬件加速。進行加速部分程序如下：其中，dest_ptr是數(shù)據(jù)目的地址，source_ptr是數(shù)據(jù)原地址，length是字節(jié)數(shù)，測試中l(wèi)ength取1048576個字節(jié)長。實現(xiàn)過程按照論文1.2節(jié)所述。首先，經(jīng)過對時耗的分析比較，確定耗時最多的部分是數(shù)據(jù)讀寫部分。因此，確定這個環(huán)節(jié)為加速對象，并將其編寫為獨立的子函數(shù)，即上述的c2h_acceleration函數(shù)，然后在IDE中直接選擇以上函數(shù)，點擊右鍵，選擇HardwareAcceleration，最后再重新生成系統(tǒng)并編譯整個工程。3結(jié)果分析比較為了進行加速性能比較，在系統(tǒng)中又定義了一個與c2h_acceleration功能相同的函數(shù)：software_acceleration，然后對函數(shù)c2h_acceleration進行C2H加速。并將結(jié)果與未采用C2H加速的software_acceleration比較。定義了測試函數(shù)，部分代碼如下：編譯運行后，分析硬件加速的結(jié)果，觀察C2H*估報告，可以清楚的從運行結(jié)果看出通過C2H加速后性能的提高。未進行C2H加速的函數(shù)讀寫1048576字節(jié)的運行結(jié)果如下圖3所示，經(jīng)過C2H加速的函數(shù)運行結(jié)果如下圖4所示。圖3未進行C2H加速測試結(jié)果圖4C2H加速后的測試結(jié)果從圖3和圖4的結(jié)果可以看出來，軟件實現(xiàn)讀寫1048576字節(jié)數(shù)據(jù)需要86520ms；經(jīng)過C2H硬件加速后耗時減小至7470ms，速度提升多達11倍。4結(jié)論本文介紹了一個在Altera公司提供的EP