數(shù)字電路與系統(tǒng) （第4版） 課件【ch10】硬件描述語言Verilog HDL

硬件描述語言VerilogHDL第十章集成電路科學(xué)與工程系列教材數(shù)字電路與系統(tǒng)(第4版)VerilogHDL的基本知識01最大項(xiàng)與最小項(xiàng)的關(guān)系VerilogHDL是一種硬件描述語言，用于從算法級、門級到三極管級的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。該語言允許設(shè)計(jì)者進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合，是目前應(yīng)用廣泛的一種硬件描述語言。VerilogHDL可以描述數(shù)字邏輯設(shè)計(jì)的行為特性、數(shù)據(jù)流特性、結(jié)構(gòu)組成，也可以描述響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語言。什么是VerilogHDL01VerilogHDL的基本知識最大項(xiàng)與最小項(xiàng)的關(guān)系此外，VerilogHDL提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。VerilogHDL不僅定義了語法，而且對每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能使用Verilog仿真器進(jìn)行驗(yàn)證。VerilogHDL從C編程語言繼承了多種操作符和結(jié)構(gòu)。VerilogHDL的核心子集非常易于學(xué)習(xí)和使用。完整的硬件描述語言足以描述最復(fù)雜的芯片和完整的電子系統(tǒng)。什么是VerilogHDL01VerilogHDL的基本知識VerilogHDL的發(fā)展歷史VerilogHDL在1983年由GDA(GateWayDesignAutomation)公司的PhilMoorby首創(chuàng)最初只設(shè)計(jì)了仿真和驗(yàn)證工具。1984年至1985年，Moorby設(shè)計(jì)出了第一個(gè)名為Verilog-XI的仿真器;1986年，他提出了用于快速門級仿真的XL算法。隨著Verilog-XL算法的成功VerilogHDL得到迅速發(fā)展。1989年,Cadence公司收購了GDA公司,VerilogHDL成為Cadence公司的資產(chǎn)。01VerilogHDL的基本知識VerilogHDL的發(fā)展歷史1990年，Cadence公司發(fā)布VerilogHDL，并促進(jìn)成立了OVI(OpenVerilogInternational)組織來推進(jìn)VerilogHDL的發(fā)展。IEEE于1995年制定了VerilogHDL的IEEE標(biāo)準(zhǔn)VerilogHDL1364一1995,2001年發(fā)布了VerilogHDL1364-2001標(biāo)準(zhǔn)。2009年，IEEE1364一2005和IEEE1800一2005兩部分合并為IEEE1800—2009。01VerilogHDL的基本知識最大項(xiàng)與最小項(xiàng)的關(guān)系完整的VerilogHDL程序由若干模塊構(gòu)成，每個(gè)模塊又可以由若干子模塊構(gòu)成。個(gè)模塊包括接口說明和邏輯功能描述兩部分。圖10.2是VeriogHDL模塊定義的一般語法結(jié)構(gòu)。從圖中可以看出，Verilog結(jié)構(gòu)位于module和endmodule聲明語句之間且標(biāo)識模塊結(jié)束的endmodule后沒有分號，每個(gè)VerilogHDL程序包括4個(gè)主要部分:端口定義、端口類型說明、數(shù)據(jù)類型定義和邏輯功能描述。VerilogHDL程序的基本結(jié)構(gòu)01VerilogHDL的基本知識最大項(xiàng)與最小項(xiàng)的關(guān)系01VerilogHDL的基本知識VerilogHDL程序的基本結(jié)構(gòu)最大項(xiàng)與最小項(xiàng)的關(guān)系1.端口定義模塊的端口聲明了模塊的輸入輸出口。2.端口類型說明端口類型說明包括輸入端口、輸出端口和雙向端口，凡是在模塊的端口定義中出現(xiàn)的端口都必須明確地說明其端口類型。端口類型說明也可以寫在端口聲明語句里。VerilogHDL程序的基本結(jié)構(gòu)01VerilogHDL的基本知識VerilogHDL的基本元素0202VerilogHDL的基本元素VerilogHDL中有兩種注釋符:/*......*/和//。其中，/*......*/為多行注釋符，用于寫多行注釋://為單行注釋符，以//開始到本行結(jié)束都屬于注釋語句，而且它只能注釋到本行結(jié)束注釋只是為了改善程序的可讀性，在編譯時(shí)不起作用。注釋符標(biāo)識符(Identifier)用于定義模塊名、端口名、信號名等。VerilogHDL中的標(biāo)識符可以是任意一組字母、數(shù)字、符號和(下畫線)符號的組合，但標(biāo)識符的第一個(gè)字符必須是字母或下畫線。單個(gè)標(biāo)識符的總字?jǐn)?shù)不能超過1024個(gè)。標(biāo)識符02VerilogHDL的基本元素VerilogHDL定義了一系列保留字，也稱為關(guān)鍵字。關(guān)鍵字有其特定的和專有的語法作用，用戶不能再對這些關(guān)鍵字進(jìn)行新的定義。注意，只有小寫的關(guān)鍵字才是保留字。關(guān)鍵字VerilogHDL提供了豐富的操作符，按所需操作數(shù)的個(gè)數(shù)可分為單目操作符、雙目操作符和三目操作符;按功能可分為算術(shù)操作符、位操作符、歸約操作符、邏輯操作符、關(guān)系操作符、相等與全等操作符、連接與復(fù)制操作符和條件操作符等9類。操作符02VerilogHDL的基本元素?cái)?shù)據(jù)類型是用來表示數(shù)字電路硬件中的數(shù)據(jù)儲(chǔ)存和傳送元素的。1.常量在程序運(yùn)行的過程中，其值不能被改變的量稱為常量。VerilogHDL中有三類常量:整型實(shí)數(shù)型和字符串型。2.變量變量是在程序運(yùn)行過程中其值可以改變的量。在VerilogHDL中，變量的數(shù)據(jù)類型有很多種，可以歸結(jié)為線網(wǎng)型、寄存器型和參數(shù)型3種。數(shù)組雖不算是一種數(shù)據(jù)類型，但其結(jié)構(gòu)特殊，故最后將介紹數(shù)組。數(shù)據(jù)類型VerilogHDL的基本語句03過程結(jié)構(gòu)語句VerilogHDL中的多數(shù)過程模塊都從屬于以下兩種過程語句:initial和always。一個(gè)程序模塊可以有多個(gè)initial和always過程塊,每個(gè)itial和always說明語句在仿真一開始即執(zhí)行initial語句常用于仿真中的初始化，只執(zhí)行一次，而always語句則是不斷地重復(fù)執(zhí)行，直到仿真過程結(jié)束。always過程語句是可綜合的，在可綜合的電路設(shè)計(jì)中廣泛采用。03VerilogHDL的基本語句過程結(jié)構(gòu)語句1.initial語句imitial語句不帶觸發(fā)條件，沿時(shí)間軸只執(zhí)行一次。該語句通常用于仿真模塊中對激勵(lì)信號的描述，或用于給寄存器變量賦初值，它是面向模擬仿真的過程語句，通常不被邏輯綜合工具支持。2.always語句always過程塊是由always過程語句和語句塊組成的。03VerilogHDL的基本語句語句塊語句塊是由塊標(biāo)志符begin-end或fork-join界定的一組語句，當(dāng)塊語句只包含一條語句時(shí)，塊標(biāo)志符可以省略。1.順序語句塊順序語句塊的語句按給定次序順序執(zhí)行。每條語句中的延時(shí)值與其前面語句執(zhí)行的模擬時(shí)間相關(guān)。一旦順序語句塊執(zhí)行結(jié)束，跟隨順序語句塊過程的下一條語句繼續(xù)執(zhí)行。03VerilogHDL的基本語句最大項(xiàng)與最小項(xiàng)的關(guān)系2.并行語句塊并行語句塊內(nèi)的語句是同時(shí)執(zhí)行的，即程序流程控制一進(jìn)入該并行塊，塊內(nèi)的語句就開始同時(shí)執(zhí)行;塊內(nèi)每條語句的延遲時(shí)間是相對于程序流程控制進(jìn)入塊內(nèi)的仿真時(shí)刻而言的;延遲時(shí)間用來給賦值語句提供執(zhí)行時(shí)序;當(dāng)按時(shí)間順序排序在最后的語句執(zhí)行完后，或一個(gè)disable語句執(zhí)行時(shí)，程序流程控制跳出該程序塊。并行語句塊的語法格式與順序語句塊的語法格式相似，將begin-end換成forkjoin即可。語句塊03VerilogHDL的基本語句最大項(xiàng)與最小項(xiàng)的關(guān)系時(shí)序控制用來對過程塊中各條語句的執(zhí)行時(shí)間(時(shí)序)進(jìn)行控制。VerilogHDL提供了兩種類型的時(shí)序控制:(1)延時(shí)控制；(2)事件控制。1.延時(shí)控制延時(shí)控制為行為語句的執(zhí)行指定一個(gè)延遲時(shí)間。時(shí)序控制03VerilogHDL的基本語句最大項(xiàng)與最小項(xiàng)的關(guān)系2.事件控制(1)電平敏感事件觸發(fā)。觸發(fā)條件是指定的條件表達(dá)式為真。電平敏感事件控制用關(guān)鍵詞“wait”來表示。(2)邊沿敏感事件觸發(fā)。在邊沿敏感事件觸發(fā)的事件控制方式下，行為語句的執(zhí)行需要由指定事件的發(fā)生來觸發(fā)，也就是在指定信號的跳變沿才觸發(fā)語句的執(zhí)行:當(dāng)信號處于穩(wěn)定狀態(tài)時(shí)，不會(huì)觸發(fā)語句的執(zhí)行。時(shí)序控制03VerilogHDL的基本語句賦值語句1.連續(xù)賦值連續(xù)賦值是為線網(wǎng)型變量提供驅(qū)動(dòng)的一種方法，只能為線網(wǎng)型變量賦值，并且線網(wǎng)型變量也必須用連續(xù)賦值的方法賦值。以關(guān)鍵字assign開頭，后面跟著“=”賦值的語句。2.過程賦值過程賦值語句是最常見的賦值形式，等號左側(cè)是賦值目標(biāo)，等號右側(cè)是表達(dá)式。03VerilogHDL的基本語句分支語句1.if-else語句if語句用來判定所給的條件是否滿足決定執(zhí)行給出的兩種操作之一。2.case語句case分支語句是另一種用來實(shí)現(xiàn)多路分支選擇控制的語句。case分支語句通常用于對微處理器指令譯碼功能的描述和有限狀態(tài)機(jī)的描述。VerilogHDL針對電路的特性還提供了case語句的另外兩種形式:casez和casex。03VerilogHDL的基本語句循環(huán)語句1.forever循環(huán)語句forever循環(huán)語句常用于產(chǎn)生周期性的波形，用來作為仿真測試信號，它是一條永遠(yuǎn)循環(huán)執(zhí)行的語句，不需要聲明任何變量。2.repeat循環(huán)語句repeat循環(huán)語句是將一條語句循環(huán)執(zhí)行確實(shí)的次數(shù)。3.while循環(huán)語句while循環(huán)語句有一個(gè)條件控制表達(dá)式，當(dāng)這個(gè)條件滿足時(shí)重復(fù)執(zhí)行過程語句。03VerilogHDL的基本語句最大項(xiàng)與最小項(xiàng)的關(guān)系03VerilogHDL的基本語句4.for循環(huán)語句VerilogHDL中的for循環(huán)語與C語言中的for循環(huán)語類似，其一般形式如下:循環(huán)語句VerilogHDL程序設(shè)計(jì)實(shí)例0404VerilogHDL程序設(shè)計(jì)實(shí)例[例10.17]基本邏輯門電路示例1?；具壿嬮T電路設(shè)計(jì)04VerilogHDL程序設(shè)計(jì)實(shí)例綜合后生成的寄存器傳輸級結(jié)構(gòu)如圖10.5所示?；具壿嬮T電路設(shè)計(jì)04VerilogHDL程序設(shè)計(jì)實(shí)例VerilogHDL中提供下列內(nèi)置基本邏輯門。多輸入門:and，nand，or，nor，xor，xnor;多輸出門:buf，not;三態(tài)門:bufif0，bufifl，notif0，notifl;上拉電阻、下拉電阻:pullup，pulldown;MOS開關(guān):cmos，nmos，pmos，rcmos，nmos，rpmos;雙向開關(guān):tran，tranif0，tranifl，rtran，rtranif0，rtranifl。基本邏輯門電路設(shè)計(jì)04VerilogHDL程序設(shè)計(jì)實(shí)例1.1位半加法器設(shè)計(jì)1位半加法器由兩個(gè)二進(jìn)制1位輸入端a和b、1位和輸出端sum及1位進(jìn)位輸出端cout構(gòu)成，其真值表如表10.5所示。組合邏輯電路設(shè)計(jì)04VerilogHDL程序設(shè)計(jì)實(shí)例2.1位全加法器設(shè)計(jì)在全加法器設(shè)計(jì)中，將第i位的輸出進(jìn)位作為第i+1位的輸入。3.8線-3線編碼器設(shè)計(jì)下面的實(shí)例設(shè)計(jì)一個(gè)3位二進(jìn)制編碼器，如圖10.14所示。4.3線-8線譯碼器組合邏輯電路設(shè)計(jì)04VerilogHDL程序設(shè)計(jì)實(shí)例數(shù)據(jù)選擇器的功能是，根據(jù)選擇信號決定哪路輸入信號送到輸出信號。輸出信號不僅與輸入信號有關(guān)，還與選擇信號有關(guān)。下面的實(shí)例設(shè)計(jì)一個(gè)4選1數(shù)據(jù)選擇器，其寄存器傳輸級結(jié)構(gòu)如圖10.17所示。組合邏輯電路設(shè)計(jì)04VerilogHDL程序設(shè)計(jì)實(shí)例在數(shù)字系統(tǒng)中，除了組合邏輯電路，時(shí)序邏輯電路也是數(shù)字系統(tǒng)中重要的組成部分。其中，計(jì)數(shù)器、觸發(fā)器、鎖存器、寄存器、分頻器等是常用的時(shí)序邏輯電路。時(shí)序邏輯電路設(shè)計(jì)數(shù)字跑表是體育比賽中常用的計(jì)時(shí)儀器，它通過按鍵來控制計(jì)時(shí)的起點(diǎn)和終點(diǎn)。本設(shè)計(jì)實(shí)例要求，計(jì)時(shí)精度為10ms，計(jì)時(shí)范圍為0~59分59秒99百分秒。數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例VerilogHDL的模擬仿真05QuartusII開發(fā)軟件QuartusII軟件是Altera公司為支持其可編程邏輯器件的開發(fā)而推出的專用軟件。QuartusI設(shè)計(jì)工具完全支持VHDL、VerilogHDL的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、VerilogHDL邏輯綜合器。它集成了Altera的全部CPLD/FPGA器件的硬件開發(fā)功能，同時(shí)可以實(shí)現(xiàn)系統(tǒng)級設(shè)計(jì)、綜合、仿真、約束等功能，還具有在線測試功能。05VerilogHDL的模擬仿真ModelSim開發(fā)軟件ModelSim軟件是和QuartusII軟件搭配使用的軟件，對其進(jìn)行編程就可以模擬真實(shí)環(huán)境下各種復(fù)雜信號的輸入。利用軟件提供的顯示界面和窗口