數(shù)字電路與系統(tǒng) （第4版） 課件【ch03】組合邏輯電路

組合邏輯電路第三章集成電路科學與工程系列教材數(shù)字電路與系統(tǒng)(第4版)組合邏輯電路分析0101組合邏輯電路分析組合邏輯電路通常主要由邏輯門構成，電路的輸出與輸入之間無反饋，電路沒有記憶功能。組合邏輯電路分析的任務是:對于給定的邏輯電路圖，找出電路的邏輯功能。其分析過程主要可分為以下幾個步驟。Step1:根據(jù)所給組合邏輯電路圖，從輸入開始逐級寫出各器件的輸入和輸出變量。01組合邏輯電路分析Step2:逐級寫出各器件的輸出函數(shù)表達式，合并為輸入對輸出的函數(shù)，并對其化簡。Step3:列出所得邏輯函數(shù)的真值表。Step4:由邏輯函數(shù)表達式及真值表分析其邏輯功能。組合邏輯電路分析的關鍵在于獲得能夠描述該電路的邏輯函數(shù)，難點在于如何由該邏輯函數(shù)具體化為具有某種實際意義的電路功能。需要注意的是，組合邏輯電路可能不只具有單的功能，需要視具體情況而定。組合邏輯電路設計0202組合邏輯電路設計組合邏輯電路設計是組合邏輯電路分析的逆過程，其任務是利用(給定的)組合邏輯器賤設計出符合某種邏輯功能的電路。其主要步驟如下。Step1:根據(jù)設計所要求的實際邏輯問題，確定電路的輸入和輸出，賦予不同的邏輯變量找出輸入和輸出之間的因果關系，用0、1分別代表兩種不同狀態(tài)，正邏輯用1表示肯定，用0表示否定。Step2:根據(jù)要實現(xiàn)的電路功能，找出輸出變量與輸入變量之間的邏輯關系，并以此為依據(jù)列出能夠體現(xiàn)該邏輯關系的真值表。02組合邏輯電路設計Step3:對真值表進行化簡，以獲得電路功能所對應的邏輯函數(shù)。Step4:根據(jù)邏輯函數(shù)設計相應的電路。組合邏輯函數(shù)的電路實現(xiàn)，視具體要求及器件資源條件，可以采用小規(guī)模集成電路的基本邏輯門電路，也可以采用中規(guī)模集成電路的常用組合邏輯器件，或者大規(guī)模集成電路的可編程邏輯器件(ProgrammableLogicDevice，PLD)，實際設計過程中應根據(jù)電路的具體要求和器件資源來決定。典型組合邏輯電路一一編碼器0303典型組合邏輯電路一一編碼器數(shù)字系統(tǒng)只能處理二進制代碼信息，任何輸入數(shù)字系統(tǒng)的信息必須轉換成某種二進制代碼，這種轉換工作通常由編碼器完成。編碼器的功能是把輸入的信號編成二進制代碼。所謂編碼，就是為若干輸入線賦予代碼，以不同的代碼值代表某輸入線，表明此線輸出有效。按照不同的輸出代碼種類，可將編碼器分為二進制編碼器和二-十進制編碼器:按照是否有優(yōu)先權編碼，可將編碼器分為普通編碼器和優(yōu)先編碼器。一般而言，N個不同的信號至少需要n位二進制數(shù)來編碼，其中，N和n之間必須滿足關系：。03典型組合邏輯電路一一編碼器普通編碼器1.8線-3線編碼器8線-3線編碼器的輸入端是8個輸入信號,輸出是3位二進制代碼Y2,Y1,Y0。輸入信號互相排斥，即在任意時刻，該編碼器只能對一個輸入信號進行編碼。表3.5為8線-3線編碼器的真值表。03典型組合邏輯電路一一編碼器普通編碼器03典型組合邏輯電路一一編碼器普通編碼器2.鍵盤輸入8421BCD碼編碼器在數(shù)字系統(tǒng)的實際應用中，經常需要給電路輸入數(shù)字0,1,…,9，通常采用鍵盤輸入邏輯電路來完成這一任務。鍵盤輸入邏輯電路主要由編碼器組成，如圖3.12所示。最大項與最小項的關系03典型組合邏輯電路一一編碼器表3.6為此編碼器的功能表。該編碼器為輸入低電平有效。當按下S0~S9中任意一個鍵時輸入信號中有一個為低電平，E=1，表明有信號輸入;E=0時，表明無信號輸入，此時輸出代碼無效。普通編碼器最大項與最小項的關系03典型組合邏輯電路一一編碼器1.8線-3線優(yōu)先編碼器74148在實際應用中，可能出現(xiàn)多個輸入信號同時有效的情況(比如，兩個按鍵同時被按下),這時，編碼器要決定哪個輸入有效，這可以通過優(yōu)先編碼器來實現(xiàn)。優(yōu)先編碼器允許兩個或兩個以上的信號同時輸入，但只對優(yōu)先權最高的一個信號進行編碼。8線-3線優(yōu)先編碼器74148的邏輯圖引腳圖、國際標準符號和慣用符號如圖3.13所示。表3.7為優(yōu)先編碼器74148的功能表。優(yōu)先編碼器最大項與最小項的關系03典型組合邏輯電路一一編碼器優(yōu)先編碼器03典型組合邏輯電路一一編碼器優(yōu)先編碼器03典型組合邏輯電路一一編碼器優(yōu)先編碼器最大項與最小項的關系03典型組合邏輯電路一一編碼器2.二-十進制優(yōu)先編碼器74147二-十進制優(yōu)先編碼器74147可以把10個輸入信號

分別編成10個8421BCD碼的反碼輸出，其中I9優(yōu)先權最高，I0優(yōu)先權最低。輸入輸出均為低電平有效。表3.8為74147功能表。圖3.15為74147的引腳圖、國際標準符號和慣用符號。圖中沒有輸入I0，因為任何輸出都與I0無關。優(yōu)先編碼器最大項與最小項的關系03典型組合邏輯電路一一編碼器優(yōu)先編碼器最大項與最小項的關系03典型組合邏輯電路一一編碼器優(yōu)先編碼器典型組合邏輯電路一一譯碼器0404典型組合邏輯電路一一譯碼器把具有特定含義的二進制代碼“翻譯”成對應的輸出信號的組合邏輯電路，稱為二進制譯碼器。二進制譯碼器的輸入是二進制代碼，輸出是與輸入代碼一一對應的有效電平信號。常用的集成電路二進制譯碼器有2線-4線譯碼器74139、3線-8線譯碼器74138和線-16線譯碼器74154等。圖3.16為3線-8線譯碼器74138的邏輯圖、引腳圖、國際標準符號和慣用符號，表3.9為74138的功能表。二進制譯碼器04典型組合邏輯電路一一譯碼器二進制譯碼器04典型組合邏輯電路一一譯碼器二進制譯碼器碼制變換譯碼器碼制變換譯碼器的功能是將一種碼制的代碼轉換成另一種碼制的代碼。下面介紹二-十進制譯碼器7442。集成芯片7442是4線-10線譯碼器，輸入為8421BCD碼，輸出為十進制代碼0~9，它的功能表見表3.11，輸出低電平有效。當輸入8421BCD碼為1010~1111時，輸出全為高電平為無效碼。04典型組合邏輯電路一一譯碼器04典型組合邏輯電路一一譯碼器碼制變換譯碼器04典型組合邏輯電路一一譯碼器碼制變換譯碼器圖3.21為4線-10線譯碼器7442的邏輯圖、引腳圖國際標準符號和慣用符號。由7442功能表和電路圖可得到輸出端邏輯函數(shù)為04典型組合邏輯電路一一譯碼器04典型組合邏輯電路一一譯碼器04典型組合邏輯電路一一譯碼器1.七段字符顯示器在各種顯示器中，七段數(shù)碼管目前應用廣泛。圖3.22為七段數(shù)碼管顯示發(fā)光段示意圖和數(shù)字顯示圖，它可以表示0~15的阿拉伯數(shù)字。在實際應用中，10~15一般用兩位數(shù)碼顯示器表示。目前常用的七段數(shù)碼管有半導體發(fā)光二極管(LED)和液晶顯示器(LCD)兩類。根據(jù)不同的連接方式，七段數(shù)碼管分為共陰極和共陽極兩類。顯示譯碼器04典型組合邏輯電路一一譯碼器1.七段字符顯示器顯示譯碼器04典型組合邏輯電路一一譯碼器顯示譯碼器2.BCD碼七段顯示譯碼器7448半導體數(shù)碼管和液晶顯示器都可以用TTL或CMOS集成電路直接驅動。為此，需要用顯示譯碼器將BCD碼譯成數(shù)碼管所需的驅動信號，以使數(shù)碼管將BCD碼所代表的數(shù)值用十進制數(shù)字顯示出來。這類中規(guī)模BCD碼七段譯碼器種類較多,如輸出低電平有效的7445、7447七段顯示譯碼器，它們可以驅動共陽極顯示器;輸出高電平有效的7448七段顯示譯碼器，可以驅動共陰極顯示器。典型組合邏輯電路一數(shù)據(jù)選擇器05最大項與最小項的關系05典型組合邏輯電路一數(shù)據(jù)選擇器雙四選一數(shù)據(jù)選擇器74153的邏輯圖、引腳圖、國際標準符號及慣用符號示于圖327中。表3.14為74153功能表。一片74153上有兩個四選一數(shù)據(jù)選擇器，A1、A0為公共控制輸入端(即地址)，可以控制將4個輸入數(shù)D0、D1、D2、D3中的哪一個送到輸出端。ST為選通端，低電平有效。當ST=1時，輸出端Y恒為0。數(shù)據(jù)選擇器最大項與最小項的關系05典型組合邏輯電路一數(shù)據(jù)選擇器數(shù)據(jù)選擇器最大項與最小項的關系05典型組合邏輯電路一數(shù)據(jù)選擇器數(shù)據(jù)選擇器數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)由數(shù)據(jù)選擇器74153的輸出與輸入關系表達式可以看出，只要恰當?shù)剡x擇Di，就可以實現(xiàn)若干最小項之和的形式，這正是一般邏輯函數(shù)的通用表達式。所以，可以根據(jù)以上特點用數(shù)據(jù)選擇器來實現(xiàn)邏輯函數(shù)。具體地說，在連接電路時，把邏輯函數(shù)的變量依次接數(shù)據(jù)選擇器的地址碼端，在數(shù)據(jù)輸入端對應將邏輯函數(shù)所包含的最小項接1，未包含的最小項接0，這樣在輸出端就得到該邏輯函數(shù)。05典型組合邏輯電路一數(shù)據(jù)選擇器典型組合邏輯電路一數(shù)值比較器0606典型組合邏輯電路一數(shù)值比較器一位數(shù)值比較器是多位比較器的基礎。當待比較的數(shù)A和B都是一位數(shù)時，比較的結果見表3.17。圖3.34為一位數(shù)值比較器的邏輯電路圖。一位數(shù)值比較器06典型組合邏輯電路一數(shù)值比較器比較兩個多位數(shù)的大小時，必須從高位向低位逐位比較，高位不同時可以直接給出比較結果;高位相等時，依次比較低位直至級聯(lián)輸入位。常用的集成四位數(shù)值比較器是7485，輸入待比較的兩個數(shù)分別為A=A3A2A1A0和B=B3B2B1B0，輸出為比較結果L(A>B)、S(A<B)和E(A=B)。7485還設有三個級聯(lián)輸入端I(A>B)、s(A<B)和e(A=B)。表3.18為四位數(shù)值比較器7485功能表。四位數(shù)值比較器748506典型組合邏輯電路一數(shù)值比較器四位數(shù)值比較器7485最大項與最小項的關系06典型組合邏輯電路一數(shù)值比較器如果待比較的數(shù)值多于四位，則可以通過對四位數(shù)值比較器的擴充來實現(xiàn)。圖3.36是用兩片四位數(shù)值比較器7485串聯(lián)構成的一個八位數(shù)值比較器的連接方法。若高四位能得出比較結果，則輸出與低位片(I片)無關;若高位相同，比較結果由低四位的比較結果確定。數(shù)值比較器的位數(shù)擴展典型組合邏輯電路一一加法電路0707典型組合邏輯電路一一加法電路半加器半加器(HalfAdder)的功能是實現(xiàn)兩個一位二進制數(shù)相加。由于未考慮來自相鄰低位的進位，所以稱為半加器。全加器除了被加數(shù)和加數(shù)外，輸入端還應考