序列信號發(fā)生器

VHDL硬件描述語言基礎第四節(jié)序列信號發(fā)生器std_logic_1164程序包std_logic_unsigned程序包：定義了可用于integer數(shù)據(jù)類型和std_logic及std_logic_vector數(shù)據(jù)類型混合運算的運算符，并定義了由std_logic_vector到integer的轉換函數(shù)。學習了兩種程序包復習進程語句進程主要用于描述順序語句，其格式如下：process（敏感信號表）--變量聲明語句；begin--順序語句end

process;敏感信號（包括端口信號）指那些值發(fā)生改變后能引起進程語句執(zhí)行的信號。當敏感信號發(fā)生改變時，進程啟動，begin和end之間的語句從上到下順序執(zhí)行一次，然后返回進程語句開始，等待下一次敏感信號的變化。因此進程語句有兩種狀態(tài)：等待狀態(tài)和執(zhí)行狀態(tài)。復習if語句if語句是具有條件控制功能的語句，它根據(jù)指定的條件及其條件是否成立來確定語句的執(zhí)行順序，格式如下。if

條件1

then

第1組順序語句；elsif條件2then

第2組順序語句；……elsif條件nthen

第n組順序語句；else第n＋1組順序語句；endif；說明：if語句的每個條件都是一個布爾表達式，返回值為布爾類型。從1到n個語句順序執(zhí)行，當滿足某一條件的順序語句執(zhí)行完后就結束該if語句。復習case－when語句case－when語句根據(jù)條件表達式的值執(zhí)行一組順序語句，其格式如下case

條件表達式

iswhen

條件表達式的值=>一組順序語句；………when

條件表達式的值=>一組順序語句；endcase;說明：case－when語句中條件表達式的值必須列舉窮盡，而且不能重復。條件句中的“=>”不是操作符，只相當于“THEN”作用。不能窮盡的表達式用others表示whenothers=>一組順序語句；復習第四節(jié)序列信號發(fā)生器1、實驗目的

1）學會使用VHDL語言設計時序邏輯電路。2）學會使用VHDL語言設計二進制加法器功能模塊。3）學會使用VHDL語言設計數(shù)據(jù)選擇器功能模塊。4）學會用原理圖法組成序列信號發(fā)生器。2、實驗原理

計數(shù)型序列信號發(fā)生器的工作原理如教材6.1.3所示，本實驗要求用計數(shù)器和數(shù)據(jù)選擇器設計計數(shù)型序列信號發(fā)生器。3、實驗內(nèi)容

1）分析4位二進制計數(shù)器74163的邏輯功能，用VHDL語言設計二進制計數(shù)器74163。2）用VHDL語言設計8選1數(shù)據(jù)選擇器。3）用原理圖法連接電路，設計00011011序列信號發(fā)生器。4）通過仿真和下載驗證設計電路的正確性。4、實驗報告要求

1）寫出計數(shù)器和數(shù)據(jù)選擇器的VHDL語言源文件。2）列出仿真結果和實驗箱運行結果。3）寫出心得體會。第四節(jié)序列信號發(fā)生器設計步驟：1.由于序列長度為8，因此先設計一個模8計數(shù)器；2.將模8計數(shù)器的狀態(tài)碼，通過組合電路轉換成對應的序列碼。電路如圖所示第四節(jié)序列信號發(fā)生器同步4位二進制計數(shù)器74163的功能a.同步清零b.同步置數(shù)c.保持d.同步置計數(shù)第四節(jié)序列信號發(fā)生器CLK

CLR

LD

ENP

ENT功能0同步清零10同步置數(shù)1101保持(包括CO的狀態(tài))110保持(CO=0)1111同步計數(shù)××××××××↑↑74163功能表↑如果

時鐘上升沿出現(xiàn)

那么如果清零信號有效那么

輸出為0；或者如果置數(shù)信號有效那么

輸出＝d；或者如果enp和ent都為高電平那么如果輸出為1111那么

輸出為0000；或者

同步計數(shù)；第四節(jié)序列信號發(fā)生器時鐘邊沿表示:clk’eventandclk=‘1’表示上升沿clk’eventandclk=‘0’表示下降沿說明：1.信號是一個全局量，可以在Entity和Architecture中定義，但可在VHDL語言的并行部分和順序部分同時使用。

3.信號賦值語句在進程內(nèi)部出現(xiàn)時，是一種順序描述語句；在結構體的進程之外時是一種并發(fā)語句。4.信號說明語句格式：signal信號名：數(shù)據(jù)類型；5.信號賦值只能用<=，信號賦值語句格式：信號<=表達式；2.信號賦值的執(zhí)行和信號值的更新有延時，只有到了規(guī)定的仿真時間才賦值，即延時以后信號才能得到新值，否則保持原值不變。代表電路內(nèi)部信號傳輸線路，在元件之間起互連作用，相當于連線。信號（Signal）VHDL數(shù)據(jù)對象VHDL數(shù)據(jù)對象說明：1.變量是一個局部量，只能在Process和Function中定義,只能在VHDL語言程序的順序部分說明和使用，只能出現(xiàn)在進程、過程和函數(shù)中。3.變量賦值語句只是一種順序描述語句，而不能作為并發(fā)語句使用。4