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關(guān)于Zynq-7000PL端HDMI的顯示控制的性能分析和應(yīng)用介紹
Zynq-7000PL端HDMI的顯示控制Zynq-7000PS到PL端emio的使用Vivado專家文章:Tcl是什么?Zynq-7000ARM端MIO的使用Zynq-7000ARM端helloworld實(shí)驗(yàn)SK電訊部署賽靈思FPGA用于AI加速,超GPU實(shí)現(xiàn)5倍性能或16倍功耗性能比XilixnVivadoIP的添加、modelsim-se仿真庫(kù)的生成以及聯(lián)合仿真突破功能安全設(shè)計(jì)的復(fù)雜性極目智能發(fā)布業(yè)界最低成本FPGAADAS解決方案,面向近10家車廠批量供貨PoweredbyXilinx:極目智能發(fā)布業(yè)界最低成本FPGAADAS解決方案,面向近10家車廠批量供貨1背景知識(shí)HDMI(HighDefinitionMultimediaInterface)是高清晰多媒體接口線的縮寫,能高品質(zhì)地傳輸未經(jīng)壓縮的高清視頻和多聲道音頻數(shù)據(jù),最高數(shù)據(jù)傳輸速度為5Gbps。同時(shí)無(wú)需在信號(hào)傳送前進(jìn)行數(shù)/?;蛘吣?數(shù)轉(zhuǎn)換,可以保證最高質(zhì)量的影音信號(hào)傳送。HDMI線支持5Gbps的數(shù)據(jù)傳輸率,最遠(yuǎn)可傳輸30米,足以應(yīng)付一個(gè)1080p的視頻和一個(gè)8聲道的音頻信號(hào)。而因?yàn)橐粋€(gè)1080p的視頻和一個(gè)8聲道的音頻信號(hào)需求少于4GB/s,因此HDMI線還有很大余量。這允許它可以用一個(gè)電纜分別連接DVD播放器,接收器和PRR。此外HDMI支持EDID,DDC2B,因此具有HDMI的設(shè)備具有“即插即用”的特點(diǎn),信號(hào)源和顯示設(shè)備之間會(huì)自動(dòng)進(jìn)行“協(xié)商”,自動(dòng)選擇最合適的視頻/音頻格式。如下圖是一根HDMI線。
2HDMI接口的原理圖如上圖所示,HDMI接口有3對(duì)數(shù)據(jù)差分信號(hào)、一對(duì)時(shí)鐘差分信號(hào)、HDMI_CEC(HDMI遙控器信號(hào))、HDMIIIC信號(hào)、HDMI_HPD(HDMI熱插拔檢測(cè)信號(hào))和HDMI_OUT_EN(HDMI電源輸出控制)。本節(jié)設(shè)計(jì)將把RGB888轉(zhuǎn)化為HDMI信號(hào)輸出來(lái)控制顯示屏的顯示。3HDMI接口的FPGA設(shè)計(jì)如上圖所示,為整個(gè)HDMI接口顯示模塊圖。主要分為三個(gè)模塊。1)時(shí)鐘產(chǎn)生模塊時(shí)鐘產(chǎn)生模塊主要產(chǎn)生VGA顯示的像素時(shí)鐘和HDMI的串行時(shí)鐘。我們實(shí)驗(yàn)的顯示器推薦設(shè)置為(1920x1080)所以pixel_clock為148.5MHZ。HDMI的串行時(shí)鐘為pixel_clock的5倍為742.5MHZ。2)HDMI_data_gen模塊
HDMI_data_gen模塊主要產(chǎn)生VGA的時(shí)序和測(cè)試圖像。我們這里采用1920x1080@60HZ。時(shí)序參數(shù)如下圖所示。具體參數(shù)代碼如下:對(duì)于按鍵程序和各種測(cè)試圖像的產(chǎn)生請(qǐng)參考《基于FPGA的5英寸LCD屏顯示》或聯(lián)系FPGA開(kāi)源工作室。3)VGA轉(zhuǎn)HDMI模塊
這個(gè)模塊我們采用IP。具體代碼有興趣的同學(xué)可以研究研究。VGA轉(zhuǎn)HDMI的內(nèi)部模塊如下圖。4)代碼和約束
頂層代碼:
`timescale1ns/1ps
//
//Company:
//Engineer:
//
//CreateDate:2018/08/2716:50:00
//DesignName:
//ModuleName:HDMI
//ProjectName:
//TargetDevices:
//ToolVersions:
//Description:
//
FPGA開(kāi)源工作室
//Dependencies:
//
//Revision:
//Revision0.01-FileCreated
//AdditionalComments:
//
//
moduleHDMI(
input
clk_50M,
input
KEY,
output
HDMI_CLK_P,
output
HDMI_CLK_N,
output
HDMI_D2_P,
output
HDMI_D2_N,
output
HDMI_D1_P,
output
HDMI_D1_N,
output
HDMI_D0_P,
output
HDMI_D0_N,
output
HDMI_OUT_EN,
output
[3:0]
LED
);
wirepixclk;
wire[7:0]
R,G,B;
wireHS,VS,DE;
assignHDMI_OUT_EN=1'b1;
HDMI_data_genu_HDMI_data_gen
(
.pix_clk
(pixclk),
.turn_mode
(KEY),
.VGA_R
(R),
.VGA_G
(G),
.VGA_B
(B),
.VGA_HS
(HS),
.VGA_VS
(VS),
.VGA_DE
(DE),
.mode
(LED)
);
wireserclk;
wirelock;
wire[23:0]
RGB;
assignRGB={R,G,B};
HDMI_FPGA_ML_0u_HDMI_FPGA
(
.PXLCLK_I
(pixclk),//148.5MHZ
.PXLCLK_5X_I
(serclk),//742.5MHZ
.LOCKED_I
(lock),
.RST_N
(1'b1),
.VGA_HS
(HS),
.VGA_VS
(VS),
.VGA_DE
(DE),
.VGA_RGB
(RGB),
.HDMI_CLK_P
(HDMI_CLK_P),
.HDMI_CLK_N
(HDMI_CLK_N),
.HDMI_D2_P
(HDMI_D2_P),
.HDMI_D2_N
(HDMI_D2_N),
.HDMI_D1_P
(HDMI_D1_P),
.HDMI_D1_N
(HDMI_D1_N),
.HDMI_D0_P
(HDMI_D0_P),
.HDMI_D0_N
(HDMI_D0_N)
);
clk_wiz_0
u_clk
(
.clk_in1
(clk_50M),
.reset
(1'b0),
.clk_out1
(pixclk),
.clk_out2
(serclk),
.locked
(lock)
);
endmodule
約束代碼:
set_propertyIOSTANDARDLVCMOS33[get_portsclk_50M]
set_propertyPACKAGE_PINU18[get_portsclk_50M]
create_clock-period20.000-waveform{0.00010.000}[get_portsclk_50M]
set_propertyIOSTANDARDTMDS_33[get_portsHDMI_CLK_P]
set_propertyIOSTANDARDTMDS_33[get_portsHDMI_D0_P]
set_propertyIOSTANDARDTMDS_33[get_portsHDMI_D1_P]
set_propertyIOSTANDARDTMDS_33[get_portsHDMI_D2_P]
set_propertyIOSTANDARDLVCMOS33[get_portsHDMI_OUT_EN]
set_propertyPACKAGE_PINN18[get_portsHDMI_CLK_P]
set_propertyPACKAGE_PINV20[get_portsHDMI_D0_P]
set_propertyPACKAGE_PINT20[get_portsHDMI_D1_P]
set_propertyPACKAGE_PINN20[get_portsHDMI_D2_P]
set_propertyPACKAGE_PINV16[get_portsHDMI_OUT_EN]
set_propertyIOSTANDARDLVCMOS33[get_portsKEY]
set_propertyIOSTANDARDLVCMOS33[get_ports{LED[3]}]
set_propertyIOSTANDARDLVCMOS33[get_ports{LED[2]}]
set_propertyIOSTANDARDLVCMOS33[get_ports{LED[1]}]
set_propertyIOSTANDARDLVCMOS33[get_ports{LED[0]}]
set_propertyPACKAGE_PINN15[get_portsKEY]
set_propertyPACKAGE_PINM14[get_ports{LED[0]}]
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