兩位數(shù)碼管顯示電路

./EDA設(shè)計論文題目學院專業(yè)班級學生指導(dǎo)教師2016年1月10日目錄TOC\o"1-3"\f\h\z\u摘要 IAbstract II第1章緒論 11.1概述 11.2設(shè)計的目的11.3設(shè)計的基本容1第2章EDA、VerilogHDL簡介 22.1EDA技術(shù) 22.1.1EDA技術(shù)的概念 22.1.2EDA技術(shù)的特點 22.1.3EDA設(shè)計流程 22.2硬件描述語言〔VerilogHDL32.2.1VerilogHDL簡介 32.2.2VerilogHDL語言的特點 3第3章兩位數(shù)碼管的動態(tài)顯示電路的設(shè)計過程43.1系統(tǒng)需求分析 43.2設(shè)計原理 43.3MAXII晶體管說明 53.4編寫代碼 63.5管腳分配 8第4章系統(tǒng)仿真 9結(jié)論10參考文獻11附錄12致13\摘要在信息時代的今天,單片機技術(shù)應(yīng)用越來越廣泛,涉及各行各業(yè),也滲透到人們的日常生活之中,如洗衣機、空調(diào)、冰箱等的控制系統(tǒng),就可以用單片機實現(xiàn)。為了讓人們很直觀的了解相關(guān)設(shè)備當前的工作狀態(tài),很多時候需要將當前的時間、溫度、工作程序等狀態(tài)通過數(shù)碼管顯示出來,這就涉及到單片機的數(shù)碼管顯示技術(shù)。在實際應(yīng)用中,單片機的數(shù)碼管顯示,正確、高效應(yīng)用數(shù)碼管顯示技術(shù)設(shè)計成功與否的一個關(guān)鍵問題之一。本文介紹了通過學習版開設(shè)計兩位數(shù)碼管的顯示十六進制數(shù)。采用匯編進行編程,可以實現(xiàn)從00到FF的十六進制數(shù)的循環(huán)顯示。在QuartusⅡ軟件平臺上,完成了兩位數(shù)碼管的顯示電路的設(shè)計。采用VerilogHDL硬件描述語言描述兩位數(shù)碼管的顯示電路,完成對電路的功能仿真。關(guān)鍵詞：兩位數(shù)碼管的顯示QuartusⅡ狀態(tài)機循環(huán)AbstractIntheinformationagetoday,SCMtechnologyisappliedmoreandmorewidely,involvedinallwalksoflife,butalsopenetrateintopeople'sdailylife,suchaswashingmachines,airconditioners,refrigeratorsandothercontrolsystem,youcanwithMCU.Inordertoletpeopleveryintuitiveunderstandingoftherelevantequipmentcurrentstate,mostofthetimetothecurrenttime,temperature,andworkproceduresstatethroughthedigitaltubedisplay,whichinvolvestheMCUdigitaltubedisplaytechnology.Inpracticalapplication,thedigitaltubedisplayofsinglechipmicrocomputerisgenerallyusedindynamicdisplaymode,anditisoneofthekeyproblemsinthedesignofdynamicdisplaytechnologywithcorrectandhighefficiency.Thispaperintroducesthedynamicdisplayofthetwobitdigitaltubethroughthelearningversionofthesixteendigitnumber.Assemblyforprogramming,canbeachievedfrom1toFsixteendecimalnumberofautomaticdisplay.OnQuartusIIsoftwareplatform,thedesignofdynamicdisplaycircuitoftwobitdigitaltubeiscompleted.TheHDLVeriloghardwaredescriptionlanguageisusedtodescribethedynamicdisplaycircuitoftwobitdigitaltube,andthefunctionsimulationofthecircuitiscompleted.Keywords:DynamicdisplayofmultibitdigitaltubeQuartusⅡStatemachineCirculat第1章緒論1.1概述數(shù)碼管是一類顯示屏通過對其不同的管腳輸入相對的電流,會使其發(fā)亮,從而顯示出數(shù)字能夠顯示時間、日期、溫度等所有可用數(shù)字表示的參數(shù)。由于它的價格便宜,使用簡單,在電器特別是家電領(lǐng)域應(yīng)用極為廣泛,空調(diào)、熱水器、冰箱等等。絕大多數(shù)熱水器用的都是數(shù)碼管,其他家電也用液晶屏與熒光屏。然而在信息時代的今天,單片機技術(shù)應(yīng)用越來越廣泛,涉及各行各業(yè),也滲透到人們的日常生活之中,如洗衣機、空調(diào)、冰箱等的控制系統(tǒng),就可以用單片機實現(xiàn)。為了讓人們很直觀的了解相關(guān)設(shè)備當前的工作狀態(tài),很多時候需要將當前的時間、溫度、工作程序等狀態(tài)通過數(shù)碼管顯示出來,這就涉及到單片機的數(shù)碼管顯示技術(shù)。數(shù)碼管顯示是一種最常見的多位顯示方法,應(yīng)用非常廣泛。1.2設(shè)計的目的EDA技術(shù)作為現(xiàn)代電子設(shè)計技術(shù)的核心,它依賴功能強大的計算機,所以本次設(shè)計的目的就是通過實踐深入理解計算機組成原理,了解EDA技術(shù)并掌握VerilogHDL硬件描述語言的設(shè)計方法和思想。以計算機組成原理為指導(dǎo),通過學習的VerilogHDL語言結(jié)合電子電路的設(shè)計知識理論聯(lián)系本次的實習容—數(shù)碼管顯示電路的設(shè)計,掌握所學的課程知識和基本單元電路的綜合設(shè)計應(yīng)用,提高IC設(shè)計能力,提高分析、解決計算機技術(shù)實際問題的獨立工作能力。1.3設(shè)計的基本容兩位數(shù)碼顯示是將所有數(shù)碼管的8段按同名端連在一起,另外為每個數(shù)碼管的公共極COM增加位選通控制電路,位選通由各自獨立的I/O線控制,顯示數(shù)碼同時傳到每個數(shù)碼管,但每個瞬時由位選通信號選通一個數(shù)碼管,即在某一瞬時只有一個數(shù)碼管顯示數(shù)據(jù),且顯示時間不能太長,一般為1-10MS,依次循環(huán)掃描,輪流顯示。第2章EDA、VerilogHDL簡介2.1EDA技術(shù)2.1.1EDA技術(shù)的概念EDA是電子設(shè)計自動化〔ElectronicDesignAutomation的縮寫,在20世紀90年代初從計算機輔助設(shè)計〔CAD、計算機輔助制造〔CAM、計算機輔助測試〔CAT和計算機輔助工程〔CAE的概念發(fā)展而來的。EDA技術(shù)就是以計算機為工具,設(shè)計者在EDA軟件平臺上,用硬件描述語言HDL完成設(shè)計文件,然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真,直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。2.1.2EDA技術(shù)的特點利用EDA技術(shù)進行電子系統(tǒng)的設(shè)計,具有以下幾個特點：①用軟件的方式設(shè)計硬件；②用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；③設(shè)計過程中可用有關(guān)軟件進行各種仿真；④系統(tǒng)可現(xiàn)場編程,在線升級；⑤整個系統(tǒng)可集成在一個芯片上,體積小、功耗低、可靠性高。因此,EDA技術(shù)是現(xiàn)代電子設(shè)計的發(fā)展趨勢。2.1.3EDA設(shè)計流程1、文本/原理圖編輯與修改。首先利用EDA工具的文本或圖形編輯器將設(shè)計者的設(shè)計意圖用文本或圖形方式表達出來。2、編譯。完成設(shè)計描述后即可通過編譯器進行排錯編譯,變成特定的文本格式,為下一步的綜合做準備。3、綜合。將軟件設(shè)計與硬件的可實現(xiàn)性掛鉤,是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。4、行為仿真和功能仿真。利用產(chǎn)生的網(wǎng)表文件進行功能仿真,以便了解設(shè)計描述與設(shè)計意圖的一致性。5、適配。利用FPGA/CPLD布局布線適配器將綜合后的網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作,其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。適配報告指明了芯片資源的分配與利用、引腳鎖定、設(shè)計的布爾方程描述情況。6、功能仿真和時序仿真。7、下載。如果以上的所有過程都沒有發(fā)現(xiàn)問題,就可以將適配器產(chǎn)生的下載文件通過FPGA/CPLD下載電纜載入目標芯片中。8、硬件仿真與測試。2.2硬件描述語言2.2.1VerilogHDL簡介VerilogHDL是一種硬件描述語言,用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述,并可在相同描述中顯式地進行時序建模。VerilogHDL語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此外,VerilogHDL語言提供了編程語言接口,通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計,包括模擬的具體控制和運行。2.2.2VerilogHDL語言的特點1.既能用于電路設(shè)計的綜合,又可以用于模擬仿真。2.能夠在多個層次上對所設(shè)計的系統(tǒng)加以描述,從開關(guān)級、門級、寄存器傳輸級到行為級等,語言不對設(shè)計的規(guī)模施加任何限制。3.靈活多樣的電路描述風格,可進行行為描述,也可進行結(jié)構(gòu)描述或數(shù)據(jù)流描述；支持混合建模在一個設(shè)計中各個模塊可以在不同的設(shè)計層次上建模和描述。第3章兩位數(shù)碼管的顯示電路3.1系統(tǒng)需求分析1>計數(shù)電路采用十六進制,從00開始到FF后再回到00。2>各用2位數(shù)碼管顯示。3>具有自動開始和手動暫停功能。4>為了保證計數(shù)的穩(wěn)定及準確,須由晶體振蕩器提供數(shù)字基準信號3.2設(shè)計原理如圖4.9-1所示,LED數(shù)碼管由7個發(fā)光二極管組成,此外,還有一個圓點型發(fā)光二極管〔在圖中以dp表示,用于顯示小數(shù)點。通過七段發(fā)光二極管亮暗的不同組合,可以顯示多種數(shù)字、字母以及其它符號。LED數(shù)碼管中的發(fā)光二極管共有兩種連接方法：1共陰極接法：把發(fā)光二極管的陰極連在一起構(gòu)成公共陰極。使用時公共陰極接地,這樣陽極端輸入高電平的段發(fā)光二極管就導(dǎo)通點亮,而輸入低電平的則不點亮。實驗中使用的LED顯示器為共陰極接法2共陽極接法：把發(fā)光二極管的陽極連在一起構(gòu)成公共陽極。使用時公共陽極接＋5V。這樣陰極端輸入低電平的段發(fā)光二極管就導(dǎo)通點亮,而輸入高電平的則不點亮。為了顯示數(shù)字或符號,要為LED顯示器提供代碼,因為這些代碼是為顯示字形的,因此稱之為字形代碼。七段發(fā)光二極管,再加上一個小數(shù)點位,共計八段。因此提供給LED顯示器的字形代碼正好一個字節(jié)。若a、b、c、d、e、f、g、dp8個顯示段依次對應(yīng)一個字節(jié)的低位到高位,即D0、D1、D2、D3、D4、D5、D6、D7,則用共陰極LED數(shù)碼管顯示十六進制數(shù)時所需的字形代碼如表3.2-1所示。表3.2-1共陰極LED數(shù)碼管字形代碼3.3MAXII晶體管說明7段數(shù)碼管〔不算小數(shù)點的原理也很簡單,它無非是由7個發(fā)光二極管組成。這7個發(fā)光二極管有一個公共端,必須接GND〔共陰極數(shù)碼管或者接VCC〔共陽極數(shù)碼管。對7個二極管的另一端進行控制,相應(yīng)的就能控制他們的亮暗。不同的亮暗組合就產(chǎn)生了數(shù)字0-9的顯示效果。若希望數(shù)碼管顯示某個數(shù)字,只要給數(shù)碼管的7個段選接口送相應(yīng)的譯碼信號即可。如圖3.3-1所示,兩個共陰數(shù)碼管SM4205的段選和位選與CPLD的I/O連接。帶小數(shù)點的共陰極數(shù)碼管對應(yīng)的段選如圖3.3-2所示圖3.3-1圖3.3-23.4編寫代碼信號名稱方向描述clkinput時鐘信號,50MHzrst_ninput復(fù)位信號,低電平有效sm_cs1_noutput數(shù)碼管1片選信號〔即共陰端,低電平有效sm_cs2_noutput數(shù)碼管2片選信號〔即共陰端,低電平有效sm_db[6:0]output數(shù)碼管段選信號moduleled_seg7<clk,rst_n,sm_cs1_n,sm_cs2_n,sm_db>;inputclk;//50MHzinputrst_n;//復(fù)位信號,低有效outputsm_cs1_n,sm_cs2_n;//數(shù)碼管片選信號,低有效output[6:0]sm_db;//7段數(shù)碼管〔不包括小數(shù)點reg[24:0]t;//計數(shù)器,最大可以計數(shù)到2的25次方*20ns=640msalways<posedgeclkornegedgerst_n>if<!rst_n>t<=25'd0;elset<=t+1'b1;//循環(huán)計數(shù)reg[3:0]num;//顯示數(shù)值always<posedgeclkornegedgerst_n>if<!rst_n>num<=4'd0;elseif<cnt==24'hffffff>num<=num+1'b1;//每〔大約640ms增一///*共陰極:不帶小數(shù)點;0,1,2,3,4,5,6,7,db3fh,06h,5bh,4fh,66h,6dh,7dh,07h;8,9,a,b,c,d,e,f,滅db7fh,6fh,77h,7ch,39h,5eh,79h,71h,00h*/parameterseg0=7'h3f,seg1=7'h06,seg2=7'h5b,seg3=7'h4f,seg4=7'h66,seg5=7'h6d,seg6=7'h7d,seg7=7'h07,seg8=7'h7f,seg9=7'h6f,sega=7'h77,segb=7'h7c,segc=7'h39,segd=7'h5e,sege=7'h79,segf=7'h71;reg[6:0]sm_dbr;//7段數(shù)碼管〔不包括小數(shù)點always<num>case<num>//NUM值顯示在兩個數(shù)碼管上4'h0:sm_dbr<=seg0;4'h1:sm_dbr<=seg1;4'h2:sm_dbr<=seg2;4'h3:sm_dbr<=seg3;4'h4:sm_dbr<=seg4;4'h5:sm_dbr<=seg5;4'h6:sm_dbr<=seg6;4'h7:sm_dbr<=seg7;4'h8:sm_dbr<=seg8;4'h9:sm_dbr<=seg9;4'ha:sm_dbr<=sega;4'hb:sm_dbr<=segb;4'hc:sm_dbr<=segc;4'hd:sm_dbr<=segd;4'he:sm_dbr<=sege;4'hf:sm_dbr<=segf;default:;endcaseassignsm_db=sm_dbr;assignsm_cs1_n=1'b0;//數(shù)碼管1常開assignsm_cs2_n=1'b0;//數(shù)碼管2常開endmodule設(shè)計中用了一個計數(shù)器進行定時,每個定時周期顯示的數(shù)據(jù)遞增,而相應(yīng)的譯碼邏輯觸發(fā)后,譯碼輸出數(shù)據(jù)就發(fā)生變化,從而改變數(shù)碼管顯示的數(shù)值。3.5管腳分配圖3.5-1管腳分配圖第4章系統(tǒng)仿真當程序匯編的過程結(jié)束,我們就可以松一口氣了,這算是設(shè)