數(shù)字電路復(fù)習(xí)題

數(shù)字電路復(fù)習(xí)題（選擇、填空、判斷）第一章數(shù)制與碼制選擇題1.與十進(jìn)制數(shù)（53）10等值的數(shù)為（A）A.(100111)2B.(110101)2C.(25)16D.(33)162.十進(jìn)制數(shù)25用8421BCD碼表達(dá)為（B）A.10101B.00100101C.11001D.101010003.在下列一組數(shù)中，最大數(shù)是（C）A.(258)10B.()2C.(103)16D.()8421BCD4.十----二進(jìn)制轉(zhuǎn)換：（25.7）10＝（C）2A.11011.1011B.11001.1001C.11001.1011D.11011.10015.將十進(jìn)制數(shù)35表達(dá)為8421BCD碼是（C）A.100011B.100011C.110101D.11010006.將二進(jìn)制數(shù)11001.01轉(zhuǎn)換為十進(jìn)制數(shù)是（B）A.20.25B.25.25C.25.2D.25.17.十——二進(jìn)制轉(zhuǎn)換：（117）10＝（A）2A.1110101B.1110110C.1100101D.110101判斷題1.數(shù)字信號(hào)是離散信號(hào)，模擬信號(hào)是持續(xù)信號(hào)。（√）2.格雷碼具有任何相鄰碼只有一位碼元不一樣的特性。（√）3.8421碼又稱BCD碼，是十進(jìn)制代碼中最常用的一種。8421碼屬于恒權(quán)碼。（√）4.直接對(duì)模擬量進(jìn)行處理的電子線路稱為數(shù)字電路。（X）填空題1.自然界物理量按其變化規(guī)律的特點(diǎn)可分為兩類，為模擬量和數(shù)字量。2.數(shù)字信號(hào)的特點(diǎn)是在時(shí)間上和數(shù)量上都是離散變化的。3.(167)10=（10100111）2=（）8421BCD。4.(193)10=（C1）16=（）8421BCD。5.二進(jìn)制數(shù)01011001對(duì)應(yīng)的十六進(jìn)制數(shù)（59）16，表達(dá)十進(jìn)制數(shù)是89。6.BCD余3碼對(duì)應(yīng)的十進(jìn)制數(shù)526，表到達(dá)BCD8421碼是。7.（101101）2=（45）10=（01000101）8421BCD。第二章邏輯代數(shù)基礎(chǔ)選擇題1.在何種輸入狀況下，“或非”運(yùn)算的成果是邏輯1。（C）A.所有輸入是1B.任一輸入是1C.所有輸入是0D.僅一輸入是02.在何種輸入狀況下，“與非”運(yùn)算的成果是邏輯0。（C）A.所有輸入是0B.任一輸入是0C.所有輸入是1D.僅一輸入是03.邏輯代數(shù)中，基本邏輯運(yùn)算是（B）A.異或、同或B.與、或、非C.加減乘除D.與非、或非、與或非4.邏輯代數(shù)中，基本邏輯運(yùn)算是（B）A.與非、或非、與或非B.與、或、非C.互換律、分派律、結(jié)合律5.下面邏輯式中，對(duì)的的是（B）A.A⊕B=AB+A′B′B.A+AB=AC.(A+B)′=A′+B′D.A+1=A6.下面邏輯式中，對(duì)的的是（B）A.A⊕B=AB+A′B′B.(A+B+C)′=A′B′C′C.(ABC)′=A′B′C′D.A+BC=A7.下面邏輯式中，不對(duì)的的是（C）A.(A⊕B)′=AB+A′B′B.A+BC=(A+B)(A+C)C.(ABC)′=A′B′C′D.(A+B+C)′=A′B′C′8.有關(guān)最簡(jiǎn)與或式描述對(duì)的的是（B）A.和原則與或式是同一種概念B.體現(xiàn)式中乘積項(xiàng)至少,且每個(gè)乘積項(xiàng)的變量個(gè)數(shù)至少C.和最小項(xiàng)之和體現(xiàn)式是同一種概念D.每個(gè)函數(shù)的最簡(jiǎn)與或式都是唯一的9.最簡(jiǎn)與或式的原則是（C）A.體現(xiàn)式中乘積項(xiàng)最多,且每個(gè)乘積項(xiàng)的變量個(gè)數(shù)最多B.體現(xiàn)式中乘積項(xiàng)至少,且每個(gè)乘積項(xiàng)的變量個(gè)數(shù)最多C.體現(xiàn)式中乘積項(xiàng)至少,且每個(gè)乘積項(xiàng)的變量個(gè)數(shù)至少D.體現(xiàn)式中乘積項(xiàng)最多,且每個(gè)乘積項(xiàng)的變量個(gè)數(shù)最多10.下列最小項(xiàng)中哪一項(xiàng)不是ABC′D的相鄰項(xiàng)（C）A.ABCDB.A′BC′DC.AB′CD′D.ABC′D′11.邏輯項(xiàng)ABC′D的相鄰項(xiàng)是（A）A.ABCDB.A′BCDC.AB′CD′D.ABCD′12.根據(jù)A(B+C)=AB+AC，可得A+BC=(A+B)(A+C)，其中使用了（D）A.德.摩根定理B.代入定理C.反演定理D.對(duì)偶定理13.根據(jù)A+AB=A，可得A+ABCD=A，其中使用了（A）A.代入定理B.反演定理C.對(duì)偶定理D.德.摩根定理14.（C）是分析和設(shè)計(jì)數(shù)字電路的重要工具，運(yùn)用它可以把實(shí)際問(wèn)題抽象為邏輯函數(shù)來(lái)描述，來(lái)處理邏輯電路的設(shè)計(jì)和分析問(wèn)題。A.卡諾圖B.算術(shù)代數(shù)C.邏輯代數(shù)D.組合邏輯15.邏輯函數(shù)中的最小項(xiàng)，（B）。A.任何兩個(gè)不一樣的最小項(xiàng)乘積為1。B.所有最小項(xiàng)的“和”等于1。C.所有最小項(xiàng)的乘積為1。D.任何兩個(gè)不一樣的最小項(xiàng)的“和”為0。16.卡諾圖是運(yùn)用基本公式（A）實(shí)現(xiàn)多變量函數(shù)化簡(jiǎn)A.AB+AB′=AB.(A+B)′=A′·B′C.A+A′=1D.A+B=B+A17.（A）是運(yùn)用基本公式AB+AB’=A實(shí)現(xiàn)多變量函數(shù)化簡(jiǎn)A.卡諾圖B.邏輯圖C.狀態(tài)轉(zhuǎn)換圖D.電路圖18.如圖所示，函數(shù)Y=AB+AB′C+A′BC的卡諾圖化簡(jiǎn)法表達(dá)對(duì)的的是………(C)A.(a)對(duì)的B.(b)對(duì)的C.(c)對(duì)的D.(d)對(duì)的19.如圖所示，函數(shù)Y=BC+AB′C+ABC′的卡諾圖化簡(jiǎn)法表達(dá)對(duì)的的是……(C)A.(a)對(duì)的B.(b)對(duì)的C.(c)對(duì)的D.(d)對(duì)的判斷題1.數(shù)字電路中用“1”和“0”分別表達(dá)兩種狀態(tài),兩者無(wú)大小之分。（√）2.AB+BC+AC可化簡(jiǎn)為AB+BC。（X）3.B+A′C+A(BC)′可化簡(jiǎn)為A+B+C。（√）4.A+1=A（X）5.四個(gè)“與非”門(mén)可構(gòu)成一種“異或”門(mén)（X）6.條件A′BC=0且ABC=0可以寫(xiě)成A′BC+ABC=0（√）7.A′B′C+A′BC=A′C（√）8.由于邏輯體現(xiàn)式A+B+AB=A+B成立，因此AB=0成立。（X）9.異或函數(shù)與同或函數(shù)在邏輯上互為對(duì)偶函數(shù)。（√）填空題1.邏輯函數(shù)式Y(jié)=A（B+C）·1的對(duì)偶式是A+BC+0.2.運(yùn)用反演定理，已知Y=A（B+C）,求反函數(shù)Y′=A′+B′C′.3.（A+B+C）′=∑m(0)=∏M(1,2,3,4,5,6,7)。第三章門(mén)電路選擇題1.場(chǎng)效應(yīng)管包括三極，分別是…………（B）。A.發(fā)射極、基極、集電極B.源極、漏極、柵極C.截止區(qū)、飽和區(qū)、放大區(qū)2.晶體三極管包括三極，分別是…………（A）。A.發(fā)射極、基極、集電極B.源極、漏極、柵極C.截止區(qū)、飽和區(qū)、放大區(qū)3.TTL電路在正邏輯系統(tǒng)中，如下多種輸入中相稱于輸入邏輯“1”………（A）。A.懸空B.通過(guò)電阻50Ω接地C.通過(guò)電阻510Ω接地D.接地4.TTL電路在正邏輯系統(tǒng)中，如下多種輸入中相稱于輸入邏輯“0”的是……(D)A.懸空B.通過(guò)電阻2.7kΩ接電源C.通過(guò)電阻2.7kΩ接地D.通過(guò)電阻510Ω接地5.CMOS集成電路比TTL集成電路具有（B）特點(diǎn)，是目前應(yīng)用廣泛的集成電路之一。A.功耗高B.電壓控制、功耗低C.集成度大6.數(shù)字器件是運(yùn)用半導(dǎo)體的（B），按其工藝構(gòu)造不一樣分為T(mén)TL器件和CMOS器件。A.飽和區(qū)B.開(kāi)關(guān)特性C.放大區(qū)D.截止區(qū)7.74系列TTL電路如下圖所示，則圖中的輸出狀態(tài)Y為……（A）A.高電平B.低電平C.高阻態(tài)8.如圖所示，該電路圖是一種………(B)A.反相器B.傳播門(mén)C.漏極開(kāi)路門(mén)D.三態(tài)門(mén)判斷題1.半導(dǎo)體二極管具有單向?qū)щ娦裕ā蹋┨羁疹}1.漏極開(kāi)路門(mén)的英文縮寫(xiě)為OD門(mén)，集電極開(kāi)路門(mén)的英文縮寫(xiě)為OC門(mén)2.數(shù)字集成電路中，TTL集成電路采用雙極型三極管作為開(kāi)關(guān)器件；CMOS集成電路采用MOS管作為開(kāi)關(guān)器件。3.門(mén)電路的輸入、輸出高電平賦值為1，低電平賦值為0，這種關(guān)系稱為正邏輯關(guān)系。4.門(mén)電路的輸入、輸出高電平賦值為0，低電平賦值為1，這種關(guān)系稱為負(fù)邏輯關(guān)系。5.三極管可工作在截止區(qū)、放大區(qū)和飽和區(qū)。第四章組合邏輯電路選擇題1.全加器是指…………(B)。A.兩個(gè)同位的二進(jìn)制相加B.兩個(gè)同位的二進(jìn)制數(shù)及來(lái)自低位的進(jìn)位三者相加C.兩個(gè)同位的二進(jìn)制相與2.半加器是指…………(B)。A.兩個(gè)同位的二進(jìn)制相與B.兩個(gè)同位的二進(jìn)制相加C.兩個(gè)同位的二進(jìn)制數(shù)及來(lái)自低位的進(jìn)位三者相加3.用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)Y=A1A0+A1′A0，則………（D）。A.D0=D1=1，D2=D3=0B.D0=D2=1，D1=D3=0C.D0=D1=0，D2=D3=1D.D0=D2=0，D1=D3=14.組合邏輯電路和時(shí)序邏輯電路的最大區(qū)別是……………（D）。A.電路中晶體管的工作狀態(tài)B.電路所處理的信號(hào)C.構(gòu)成電路的半導(dǎo)體器件D.電路與否有記憶能力5.組合邏輯電路和時(shí)序邏輯電路比較，其差異在于后者………………（B）。A.有時(shí)鐘信號(hào)B.包括存儲(chǔ)電路C.輸出只與當(dāng)時(shí)輸入有關(guān)D.輸出與當(dāng)時(shí)輸入無(wú)關(guān)6.組合電路中，消除競(jìng)爭(zhēng)冒險(xiǎn)的常用措施有………………(D)。A.引入封鎖脈沖，引入選通脈沖B.接入濾波電容C.修改邏輯設(shè)計(jì)增長(zhǎng)冗余項(xiàng)D.A,B和C都是7.組合電路的分析是指……………（C）。A.已知邏輯規(guī)定，求解邏輯圖的過(guò)程B.已知函數(shù)體現(xiàn)式，求解邏輯圖的過(guò)程C.已知邏輯圖，求解邏輯功能的過(guò)程8.十六路數(shù)據(jù)選擇器，其地址輸入(選擇控制輸入)端有（）個(gè)………（B）。A.8B.4C.16D.29.四路數(shù)據(jù)選擇器，其地址輸入(選擇控制輸入)端有（）個(gè)…………（B）A.1B.2C.3D.410.屬于組合邏輯電路的部件是………………(A)A.譯碼器B.寄存器C.觸發(fā)器D.計(jì)數(shù)器11.在下列邏輯電路中，不是組合邏輯電路的是…………（C）A.編碼器B.加法器C.寄存器D.譯碼器12.組合邏輯電路由基本的與、非、或電路構(gòu)成，不是組合邏輯電路的是（C）A.編碼器B.譯碼器C.計(jì)數(shù)器D.加法器13.數(shù)字集成電路按制造工藝不一樣分類有雙極型TTL和CMOS型，按（A）辨別有組合邏輯電路和時(shí)序邏輯電路。A.邏輯功能B.制造工藝C.輸出構(gòu)造D.規(guī)模大小判斷題1.組合邏輯電路中存在競(jìng)爭(zhēng)不一定存在冒險(xiǎn)?！ā蹋?.組合邏輯電路構(gòu)造上的特點(diǎn)是既包括門(mén)電路，還包括存儲(chǔ)單元?！╔）3.組合邏輯電路的輸出不僅取決于該時(shí)刻的輸入，還與電路本來(lái)的狀態(tài)有關(guān)?！╔）4.中規(guī)模集成組合邏輯電路附加的控制端，既可用于控制電路的狀態(tài)，又可作為輸出信號(hào)的選通輸入端，還能用作擴(kuò)展電路功能?！ā蹋?.并行加法器比串行加法器運(yùn)算速度快。……（√）6.設(shè)計(jì)多位并行加法器時(shí)，采用先行進(jìn)位措施的目的是提高運(yùn)算速度?！ā蹋?.由邏輯門(mén)構(gòu)成的電路一定是組合邏輯電路?！╔）8.組合邏輯電路中產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的重要原因是輸入信號(hào)受到尖峰干擾?！╔）9.8421BCD可直接連接七段顯示數(shù)碼管進(jìn)行十進(jìn)制數(shù)顯示…（X）10.組合邏輯電路一定要有記憶單元，可以沒(méi)有輸入邏輯變量…（X）11.組合邏輯電路不具有記憶功能的邏輯器件?！ā蹋?2.編碼是譯碼的逆過(guò)程…………………（√）13.組合電路有也許存在競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象………（√）14.組合邏輯電路中存在競(jìng)爭(zhēng)就一定存在冒險(xiǎn)?！╔）15.組合邏輯電路設(shè)計(jì)一定要考慮競(jìng)爭(zhēng)——冒險(xiǎn)現(xiàn)象，由于當(dāng)兩個(gè)輸入信號(hào)同步向相反的邏輯電平跳變時(shí)，輸出時(shí)會(huì)產(chǎn)生尖峰脈沖干擾?！╔）16.四路數(shù)據(jù)選擇器，其地址輸入(選擇控制輸入)端有2個(gè)…（√）17.并行加法器采用先行進(jìn)位（并行進(jìn)位）的目的是簡(jiǎn)化電路構(gòu)造?！╔）18.十六路數(shù)據(jù)選擇器，其地址輸入(選擇控制輸入)端有4個(gè)?！ā蹋┨羁疹}1.根據(jù)邏輯功能的不一樣特點(diǎn)，把數(shù)字電路分為兩大類，一類為組合邏輯電路，另一類為時(shí)序邏輯電路。2.組合邏輯電路由基本的與、或、非門(mén)電路構(gòu)成，可實(shí)現(xiàn)邏輯運(yùn)算功能。3.與一般編碼器相對(duì)應(yīng)的是優(yōu)先編碼器；與串行進(jìn)位加法器相對(duì)應(yīng)的是并行加法器。4.譯碼是編碼的反操作；目前常用的編碼器有一般編碼器和優(yōu)先編碼器5.8選1的數(shù)據(jù)選擇器，地址線有3條。第五章觸發(fā)器選擇題1.（A）觸發(fā)器沒(méi)有時(shí)鐘CP輸入。A.SR鎖存器B.JK觸發(fā)器C.D觸發(fā)器D.主從觸發(fā)器2.主從觸發(fā)器中，主觸發(fā)器在CP＝1期間其狀態(tài)只變化一次的是（A）。A.主從JK觸發(fā)器B.主從SR觸發(fā)器C.D觸發(fā)器D.所有主從觸發(fā)器3.對(duì)于JK觸發(fā)器，若J=K，則可完畢（D）觸發(fā)器的邏輯功能。A.SRB.T’C.DD.T4.JK觸發(fā)器Q端在CP作用下實(shí)現(xiàn)0轉(zhuǎn)換為1，對(duì)輸入信號(hào)JK的規(guī)定為(A)A.1XB.X0C.OOD.X15.JK觸發(fā)器Q端在CP作用下實(shí)現(xiàn)1轉(zhuǎn)換為0，對(duì)輸入信號(hào)JK的規(guī)定為(D)A.1XB.X0C.OOD.X16.下列觸發(fā)器，有約束條件的是(B)A.邊緣D觸發(fā)器B.同步RS觸發(fā)器C.主從JK觸發(fā)器D.邊緣JK觸發(fā)器7.下列觸發(fā)器，沒(méi)有約束條件的是(D)A.基本RS觸發(fā)器B.同步RS觸發(fā)器C.主從RS觸發(fā)器D.邊緣JK觸發(fā)器8.有與非門(mén)構(gòu)成的SR鎖存器不容許輸入的變量組合S′R′為（A）A.OOB.O1C.10D.119.時(shí)鐘有效邊緣到來(lái)時(shí)，輸出狀態(tài)和輸入信號(hào)相似的觸發(fā)器叫(C)A.RS觸發(fā)器B.T觸發(fā)器C.D觸發(fā)器D.JK觸發(fā)器10.和門(mén)電路同樣，（C）也是構(gòu)成多種復(fù)雜、數(shù)字系統(tǒng)的一種基本邏輯單元，它有兩個(gè)穩(wěn)定狀態(tài)，在外界信號(hào)作用下，可以從一種穩(wěn)態(tài)轉(zhuǎn)變?yōu)榱硪环N穩(wěn)態(tài)；無(wú)外界信號(hào)作用時(shí)，狀態(tài)保持不變。因此，可以作為二進(jìn)制存儲(chǔ)單元使用，又叫做半導(dǎo)體存儲(chǔ)單元。A.計(jì)數(shù)器B.異或門(mén)C.觸發(fā)器D.編碼器11.僅具有置“0”和置“1”功能的觸發(fā)器是（C）A.SR鎖存器B.鐘控RS觸發(fā)器C.D觸發(fā)器D.JK觸發(fā)器12.僅具有保持和翻轉(zhuǎn)功能的觸發(fā)器是（B）A.RS觸發(fā)器B.T觸發(fā)器C.D觸發(fā)器D.JK觸發(fā)器13.TTL集成觸發(fā)器異步置0端（RD′）和異步置1端（SD′）在觸發(fā)器正常工作時(shí)應(yīng)（B）A.RD′=1，SD′=0B.RD′=1，SD′=1C.RD′=0，SD′=1D.RD′=0，SD′=0判斷題1.主從JK觸發(fā)器、邊緣JK觸發(fā)器和同步JK觸發(fā)器的邏輯功能不相似。（X）2.但凡采用主從SR構(gòu)造的觸發(fā)器，無(wú)論其邏輯功能怎樣，一定是脈沖觸發(fā)方式。（√）3.RS觸發(fā)器的約束條件RS=0表達(dá)不容許出現(xiàn)R=S=0的輸入。（X）4.邊緣觸發(fā)器的次態(tài)僅取決于時(shí)鐘信號(hào)的上升沿或下降沿抵達(dá)時(shí)輸入的邏輯狀態(tài)。（√）5.主從JK觸發(fā)器輸出只能由0變?yōu)?，不能由1變?yōu)?。（X）6.邊緣JK觸發(fā)器輸出由0變?yōu)?，其對(duì)J、K的規(guī)定必須分別是1、0。（X）7.要使JK觸發(fā)器在時(shí)鐘作用下的次態(tài)與現(xiàn)態(tài)相反，JK端取值應(yīng)為11。（√）8.主成JK觸發(fā)器和邊緣JK觸發(fā)器的邏輯符號(hào)完全同樣（X）9.JK觸發(fā)器可轉(zhuǎn)換成D觸發(fā)器，但D觸發(fā)器不能轉(zhuǎn)換成JK觸發(fā)器.（X）10.主從JK觸發(fā)器中的主觸發(fā)器，在CP＝1期間其狀態(tài)能且只能變化一次。（√）填空題1.若用觸發(fā)器構(gòu)成某十一進(jìn)制加法計(jì)數(shù)器，需要4個(gè)觸發(fā)器，有5個(gè)無(wú)效狀態(tài)。2.一種觸發(fā)器具有2個(gè)穩(wěn)定狀態(tài)，能存1位二進(jìn)制數(shù)。3.觸發(fā)器的基本特點(diǎn)之一是具有兩個(gè)穩(wěn)定狀態(tài)：0狀態(tài)和1狀態(tài)。4.兩個(gè)與非門(mén)構(gòu)成的SR鎖存器的功能有保持、置1、置0。電路中不容許兩個(gè)輸入端同步為0，否則將出現(xiàn)邏輯混亂。5.JK觸發(fā)器具有保持、置0、置1、翻轉(zhuǎn)功能。使JK觸發(fā)器實(shí)現(xiàn)Q*=Q′的功能，則輸入端J=1，K=1。6.D觸發(fā)器的輸入端有1個(gè)，具有置0和置1功能。7.JK觸發(fā)器特性方程為Q*=JQ′+K′Q，Ｄ觸發(fā)器特性方程為Q*=D。8.觸發(fā)器規(guī)定Q=1，Q′=0時(shí)為觸發(fā)器的1狀態(tài)。Q=0，Q′=1時(shí)為觸發(fā)器的0狀態(tài)。第六章時(shí)序邏輯電路選擇題1.時(shí)序邏輯電路按電路輸出信號(hào)的特性可分為Mealy型和Moore型，其中Moore型時(shí)序電路的輸出取決于(D)。A.與現(xiàn)態(tài)和外輸入均無(wú)關(guān)B.既與現(xiàn)態(tài)也與外輸入有關(guān)C.僅與目前外輸入有關(guān)D.僅決定于電路的現(xiàn)態(tài)2.同步時(shí)序電路和異步時(shí)序電路比較，其差異在于后者(B)A.沒(méi)有穩(wěn)定狀態(tài)B.沒(méi)有統(tǒng)一的時(shí)鐘脈沖控制C.沒(méi)有觸發(fā)器D.輸出只與內(nèi)部狀態(tài)有關(guān)3.時(shí)序邏輯電路的輸出不僅與目前輸入有關(guān)，并且還取決于存儲(chǔ)電路（B）A.目前的狀態(tài)B.過(guò)去的狀態(tài)C.后來(lái)的狀態(tài)D.目前的狀態(tài)4.設(shè)集成十進(jìn)制加法計(jì)數(shù)器的初態(tài)為Q3Q2Q1Q0=0001，則通過(guò)5個(gè)CP脈沖后來(lái)計(jì)數(shù)器的狀態(tài)為(A)。A.O110B.O000C.O101D.10015.寄存器是一種（D）。A.基本組合電路B.脈沖電路C.基本門(mén)電路D.基本時(shí)序電路6.四個(gè)觸發(fā)器可以構(gòu)成的計(jì)數(shù)器的最大計(jì)數(shù)長(zhǎng)度（進(jìn)制數(shù)）為（B）。A.4B.16C.8D.27.Moore型時(shí)序電路的輸出(A)A.僅決定于電路的現(xiàn)態(tài)B.僅與目前外輸入有關(guān)C.既與現(xiàn)態(tài)也與外輸入有關(guān)D.與現(xiàn)態(tài)和外輸入均無(wú)關(guān)8.Mealy型時(shí)序電路的輸出(C)A.僅決定于電路的現(xiàn)態(tài)B.僅與目前外輸入有關(guān)C.既與現(xiàn)態(tài)也與外輸入有關(guān)D.與現(xiàn)態(tài)和外輸入均無(wú)關(guān)9.下列單元電路中，屬于時(shí)序邏輯電路的是（A）。A.計(jì)數(shù)器B.譯碼器C.編碼器D.加法器10.時(shí)序邏輯電路一定有記憶單元，不是時(shí)序邏輯電路的是（C）A.計(jì)數(shù)器B.移位寄存器C.加法器D.555定期器11.時(shí)序邏輯電路一定有記憶單元，不是時(shí)序邏輯電路的是（B）A.計(jì)數(shù)器B.編碼器C.定期器D.寄存器12.描述時(shí)序邏輯電路的次態(tài)/現(xiàn)態(tài)邏輯功能用（C）A.真值表B.卡諾圖C.狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表13.描述（）的次態(tài)/現(xiàn)態(tài)邏輯功能用狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表。（C）A.組合電路B.邏輯電路C.時(shí)序電路D.邏輯圖14.余三循環(huán)碼是一種變形碼，其特點(diǎn)是相鄰的兩個(gè)代碼之間僅有一位狀態(tài)不一樣，應(yīng)用在計(jì)數(shù)器設(shè)計(jì)時(shí)，譯碼時(shí)不會(huì)發(fā)生（D）現(xiàn)象A.串行移位B.移位C.溢出D.競(jìng)爭(zhēng)—冒險(xiǎn)15.（A）是一種變形碼，其特點(diǎn)是相鄰的兩個(gè)代碼之間僅有一位狀態(tài)不一樣，應(yīng)用在計(jì)數(shù)器設(shè)計(jì)時(shí)，譯碼時(shí)不會(huì)發(fā)生競(jìng)爭(zhēng)—冒險(xiǎn)現(xiàn)象A.余三循環(huán)碼B.8421碼C.BCD碼D.格雷碼16.如圖所示，由同步計(jì)數(shù)器74LS160構(gòu)成的是(A)。A.7進(jìn)制B.8進(jìn)制C.9進(jìn)制D.10進(jìn)制17.圖中所示電路，是用74LS192異步清零功能構(gòu)成的N進(jìn)制計(jì)數(shù)器，其N=（D）。A.10B.9C.7D.618.如圖所示，由四位二進(jìn)制同步計(jì)算器74LS161構(gòu)成的是(A)A.10進(jìn)制B.11進(jìn)制C.12進(jìn)制D.13進(jìn)制19.如圖所示，由四位二進(jìn)制同步計(jì)算器74LS161構(gòu)成的是.(D)A.5進(jìn)制B.10進(jìn)制C.16進(jìn)制D.11進(jìn)制判斷題1.把一種3進(jìn)制計(jì)數(shù)器與一種10進(jìn)制計(jì)數(shù)器串聯(lián)可得到13進(jìn)制計(jì)數(shù)器。（X）2.一種三位二進(jìn)制計(jì)數(shù)器，其模為8。（√）3.一種四位二進(jìn)制計(jì)數(shù)器，其模為8。（X）4.把一種5進(jìn)制計(jì)數(shù)器與一種10進(jìn)制計(jì)數(shù)器串聯(lián)可得到15進(jìn)制計(jì)數(shù)器。（√）5.寄存器是一種基本時(shí)序電路。（X）6.寄存器都不具有移位功能。（X）7.異步時(shí)序電路具有統(tǒng)一的時(shí)鐘控制。（X）8.只由邏輯門(mén)也可構(gòu)成的時(shí)序邏輯電路。（√）9.異步計(jì)數(shù)器不需要時(shí)鐘信號(hào)。（X）10.移位寄存器不具有串并行轉(zhuǎn)換的功能。（X）11.異步計(jì)數(shù)器一般構(gòu)造比同步計(jì)數(shù)器簡(jiǎn)樸，但速度比同步計(jì)數(shù)器慢。（√）12.計(jì)數(shù)器除用于對(duì)時(shí)鐘脈沖計(jì)數(shù)外，還可用于分頻。（√）13.在Moore型電路中，輸出信號(hào)僅僅取決于存儲(chǔ)電路的狀態(tài)。（√）14.在Mealy型電路中，輸出信號(hào)僅僅取決于存儲(chǔ)電路的狀態(tài)（X）15.模16計(jì)數(shù)器需四個(gè)觸發(fā)器。（√）16.時(shí)序電路有也許存在競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象。（√）17.寄存器是一種基本時(shí)序電路。（√）18.寄存器是一種基本組合電路。（X）19.時(shí)序邏輯電路具有記憶功能的邏輯器件。（√）填空題1.描述一種時(shí)序邏輯電路的功能，必須使用三個(gè)方程式，它們是輸出方程、驅(qū)動(dòng)方程和狀態(tài)方程。2.組合邏輯電路的基本單元是門(mén)電路，時(shí)序邏輯電路的基本單元是觸發(fā)器。3.寄存器按照功能不一樣可分為兩類，其中移位寄存器具有存儲(chǔ)代碼功能和移位功能。4.時(shí)序邏輯電路可分為同步邏輯電路和異步邏輯電路兩大類。5.若用觸發(fā)器構(gòu)成某十三進(jìn)制加法計(jì)數(shù)器，需要4個(gè)觸發(fā)器，有3個(gè)無(wú)效狀態(tài)。6.異步時(shí)序邏輯電路可分為兩類，分別是脈沖異步時(shí)序邏輯電路和電平異步時(shí)序邏輯電路。7.構(gòu)成六進(jìn)制計(jì)數(shù)器至少要采用3位觸發(fā)器，這時(shí)構(gòu)成的電路有6個(gè)有效狀態(tài)2個(gè)無(wú)效狀態(tài)。8.使用4個(gè)觸發(fā)器構(gòu)成的計(jì)數(shù)器最多有16個(gè)有效狀態(tài)。9.4位二進(jìn)制加法計(jì)數(shù)器現(xiàn)時(shí)的狀態(tài)為0111，當(dāng)下一種時(shí)鐘脈沖到來(lái)時(shí)，計(jì)數(shù)器的狀態(tài)變?yōu)?000.第七章半導(dǎo)體存儲(chǔ)器選擇題1.動(dòng)態(tài)隨機(jī)存儲(chǔ)器即（C）A.ROMB.SRAMC.DRAMD.PROM2.靜態(tài)隨機(jī)存儲(chǔ)器即（B）A.ROMB.SRAMC.DRAMD.PROM3.儲(chǔ)器具有8根地址線和8根雙向數(shù)據(jù)線，則該存儲(chǔ)器的容量為（C）。A.8×3B.8×8C.256×8D.256×2564.半導(dǎo)體存儲(chǔ)器中，電路構(gòu)造簡(jiǎn)樸，在斷電后數(shù)據(jù)不會(huì)丟失的存儲(chǔ)器是（B）。A.SRAMB.ROMC.DRAM5.只讀存儲(chǔ)器ROM中的內(nèi)容，當(dāng)電源斷掉后又接通，存儲(chǔ)器中的內(nèi)容(B)A.不可預(yù)料B.保持不變C.所有為1D.所有為06.隨機(jī)存取存儲(chǔ)器RAM具有功能是(D)A.只寫(xiě)B(tài).無(wú)讀/寫(xiě)C.只讀D.讀/寫(xiě)7.半導(dǎo)體存儲(chǔ)器由存儲(chǔ)矩陣，（D）構(gòu)成A.寄存器B.譯碼器C.譯碼器和寄存器D.地址譯碼器和輸入輸出電路8.半導(dǎo)體存儲(chǔ)器從存取功能上分類有（C）。A.PLD和CPLDB.TTL和CMOSC.RAM和ROM判斷題1.所有的半導(dǎo)體存儲(chǔ)器在運(yùn)行時(shí)都具有讀和寫(xiě)的功能。（X）2.ROM和RAM中存入的信息在電源斷掉后都不會(huì)丟失。（X）3.MOS電路具有功耗低集成度高的長(zhǎng)處，目前大容量的存儲(chǔ)器都采用MOS工藝制作。（√）4.快閃存儲(chǔ)器是只讀存儲(chǔ)器的一種。（√）1（填空）存儲(chǔ)器容量的擴(kuò)展的兩種方式是字?jǐn)U展方式和位擴(kuò)展方式。第八章可編程邏輯器件選擇題1.下列可編程邏輯器件中，屬于低密度PLD的是（B）。A.CPLDB.PALC.FPGAD.EPLD2.下列可編程邏輯器件中，屬于高密度PLD的是（B）。A.GALB.FPGAC.PAL3.下列可編程器件名稱錯(cuò)誤的是(A)。A.PLD可編程陣列邏輯B.PAL可編程陣列邏輯C.GAL通用陣列邏輯D.FPGA現(xiàn)場(chǎng)可編程門(mén)陣列4.下列說(shuō)法錯(cuò)誤的是(B)A.FPLA與邏輯陣列和或邏輯陣列都可編程。B.PAL與邏輯陣列固定而或邏輯陣列可編程。C.GAL具有可編程的輸出邏輯宏單元(OLMC)。D.FPGA電路不具有與-或邏輯陣列構(gòu)造。5.可反復(fù)進(jìn)行編程的可編程器件有(D)A.PALB.ROMC.PROMD.GAL6.全場(chǎng)可編程（與、或陣列皆可編程）的可編程邏輯器件有(D)A.PALB.GALC.PROMD.PLA判斷題1.PLD作為一種通用器件生產(chǎn)，但其邏輯功能是由顧客對(duì)器件編程設(shè)定的。（√）2.EPLD、CPLD、FPGA器件屬于高密度PLD。（√）3.采用CPLD芯片只能實(shí)現(xiàn)多種組合邏輯電路和不能實(shí)現(xiàn)時(shí)序邏輯電路功能。