五管放大器設(shè)計(jì)報(bào)告材料

實(shí)用標(biāo)準(zhǔn)實(shí)用標(biāo)準(zhǔn)文案大全文案大全簡(jiǎn)單差分放大器設(shè)計(jì)報(bào)告TOC\o"1-5"\h\z\o"CurrentDocument"摘要 2\o"CurrentDocument"一、設(shè)計(jì)要求 2\o"CurrentDocument"二、設(shè)計(jì)原理 4\o"CurrentDocument"MOS管工藝參數(shù) 4\o"CurrentDocument"相關(guān)計(jì)算公式 5電流i 5D跨導(dǎo)g 6m電阻r 60電導(dǎo)與增益 6\o"CurrentDocument"確定MOS管尺寸 7\o"CurrentDocument"三、電路仿真 9\o"CurrentDocument"差分放大器仿真電路圖 9\o"CurrentDocument"差分放大電路靜態(tài)仿真 10\o"CurrentDocument"差分放大電路動(dòng)態(tài)仿真 12\o"CurrentDocument"MOS管不同寬度對(duì)比 14四、版圖設(shè)計(jì) 15\o"CurrentDocument"版圖設(shè)計(jì)優(yōu)化 16\o"CurrentDocument"版圖繪制 19\o"CurrentDocument"版圖DRC檢測(cè) 20\o"CurrentDocument"版圖LVS檢測(cè) 2223版圖PEX仿真23五、總結(jié) 25簡(jiǎn)單差分放大器設(shè)計(jì)報(bào)告摘要作為普通單端輸入放大器推廣的差分放大器用于處理兩個(gè)輸入信號(hào)的差值，而與輸入信號(hào)的絕對(duì)值無(wú)關(guān)，其把兩個(gè)輸入信號(hào)的差值以一個(gè)固定的增益進(jìn)行放大，通常作為功率放大器和發(fā)射極耦合邏輯電路的輸入級(jí)使用。兩個(gè)參數(shù)完全相同的晶體管以直接耦合的方式構(gòu)成放大器，若兩個(gè)輸入端輸入大小相位完全相同的信號(hào)電壓，則放大器的輸出為零，可以通過這一特點(diǎn)來抑制零點(diǎn)漂移，使放大器用作于直流放大器。在集成電路中，差分放大器可用于去除兩個(gè)信號(hào)源中不需要的共模信號(hào)，僅放大差分信號(hào)，可有效抑制隨時(shí)間變化的電源電壓波動(dòng)、襯底電壓波動(dòng)、溫度變化產(chǎn)生的共模噪聲。在差分放大電路中，電流鏡可以精確的復(fù)制電流而不被工藝和溫度影響,因而差分對(duì)的尾電流源用NMOS來鏡像，負(fù)載電流源用PMOS來鏡像，且電流鏡中采用相同參數(shù)的MOS管來減小邊緣擴(kuò)散。MOS管的溝道長(zhǎng)度對(duì)閾值電壓影響較大因此，電流的比值可通過寬度來調(diào)整，從而使整個(gè)放大電路達(dá)到最佳性能。一、設(shè)計(jì)要求

設(shè)計(jì)一個(gè)簡(jiǎn)單差分放大器（五管放大器），需知五管放大器結(jié)構(gòu)簡(jiǎn)單，但增益小，通常增益在50dB以下，其基本電路圖如下：圖1-1差分放大器電路圖其仿真系統(tǒng)中電路圖可設(shè)計(jì)如下：

圖1-2電路原理圖電路性能參數(shù)要求如下：性能參數(shù)工藝0.35umMOS工藝電源電壓3.3V增益GV45dB單位增益帶寬100MHz輸出擺率SR200V/us負(fù)載電容CL5pF功耗、面積盡量小二、設(shè)計(jì)原理2.1MOS管工藝參數(shù)基于0.35umMOS工藝，查看model文件可知設(shè)計(jì)差分放大器電路所需MOS管主要參數(shù)：NMOS管參數(shù)NMOSW參數(shù)遷移率u0463.674cm2/Vs柵氧厚度tox7.46x10-9m閾值電壓vth0.6027VPMOS管參數(shù)PMOSW參數(shù)

遷移率u0170.9075cm2/Vs柵氧厚度tox7.46x10-9m閾值電壓vth-0.8427V2.2相關(guān)計(jì)算公式2.2.1電流iD（1）已知電流公式:1WI=KV2D2oxLdsat其中C為單位面積柵氧化層電容，V為過驅(qū)動(dòng)電壓。且已知:oxdsatoxe3.453x10-11C=嗎= 24.629x10-3Foxt 7.46x10-9oxV=V—VdsatGSth其中e二氧化硅介電系數(shù)約為3.453x10-13F/cm。sio2因輸出擺率SR=Cd因輸出擺率SR=CdL，且設(shè)計(jì)要求輸出擺率SR為200V/us，負(fù)載電容C為5pF則:I=SRxCDL=200V/usx5pF=200x106x5x10-12=1mA由此計(jì)算得出總電流i為1mA。D

2.2.2跨導(dǎo)gm⑴跨導(dǎo)g公式如下：m：。卬

g=：2一uCIm\LnoxD(2)以帶寬求跨導(dǎo)因帶寬3u，且設(shè)計(jì)要求單位增益帶寬為因帶寬3u，且設(shè)計(jì)要求單位增益帶寬為100MHz則:g=3義C=叫CmuL=2義3.14義100=2義3.14義100義106義5義10-12=3.14ms由此計(jì)算得出輸入管跨導(dǎo)3.14ms。電阻r0電阻r可通過如下公式計(jì)算：01r田九iD電導(dǎo)與增益因放大倍數(shù)A滿足VA=g(r //r)=gmVmds1ds2g+gds1 ds3其中電壓放大倍數(shù)A=Vo與增益Qb)之間換算公式為：VV

iGG=20lgV=201g(A)V由前面設(shè)計(jì)要求可知G為45(dB),則gmgm二3.14X10一:17.7usg+gds1 ds4451020由此計(jì)算得出電導(dǎo)g+g為17.7us。ds1 ds42.3確定MOS管尺寸因本設(shè)計(jì)基于0.35umMOS工藝，則MOS管溝道最小長(zhǎng)度可至0.35um?？紤]到短溝效應(yīng)和器件匹配性等實(shí)際情況，模擬電路一般不使用最小尺寸，這里綜合衡量各方面因素，本設(shè)計(jì)中的差分放大器MOS管溝道長(zhǎng)度設(shè)為2um較為理想。為了使差分放大器的輸入電壓具有的較大范圍，需要限制其尾管M3(NMOS管)的過驅(qū)動(dòng)電壓，可設(shè)其不超過350mV。已知總電流1W=_^C_V2D2oxLdsat則推導(dǎo)得2nLV=:_d__<350mVdsat UUCW,ox即2IL D uCX0.1225Nox2X10-3X2X10-60.0464x4.629x10-3x0.1225X152.026X10-6m其中，由于電路中尾管為NMOS管，則遷移率u取463.674cm2/Vs，則最終計(jì)算結(jié)果如上，電路中NMOS管的溝道寬度大于152um。不得不顧慮輸出電壓的范圍，負(fù)載管M4、M5（PMOS管）的過驅(qū)動(dòng)電壓同樣不應(yīng)該太大，可設(shè)其不超過600mV，且單個(gè)負(fù)載管電流為尾管電流即總電流I的一半，即0.5mA，則：D221~~LV=:_p__<600mV

dsatuuCW

-ox2ILW> P PuCX0.36Pox2X0.5X10-3X2X10-6―0.0171x4.629x10-3x0.36x70.185x10-6m其中，由于電路中負(fù)載管為PMOS管，則遷移率U取170.9075cm2/Vs，則最終計(jì)算結(jié)果如上，電路中NMOS管的溝道寬度大于70um。輸入管M1、M2（NMOS管）溝道寬度主要考慮跨導(dǎo)，則由以下公式推導(dǎo)計(jì)算可得：Wwg=：2uCIm、:LNoxNg2LW>gmuCINoxN9.860x10-6x2x10-6―2X0.0464X4.629x10-3x0.5x10-3x91.812x10-6m其中，由于電路中輸入管為NMOS管，則遷移率u取463.674cm2/Vs，則最終計(jì)算結(jié)果如上，電路中NMOS管的溝道寬度大于91um。綜合各個(gè)方面考慮本設(shè)計(jì)中以NMOS管M1、M2、M3三管寬W取160um,長(zhǎng)L取2um,PMOS管M4、M5兩管寬W取100um,長(zhǎng)L取2um為設(shè)定的MOS管寬長(zhǎng)比，進(jìn)行后續(xù)工作。三、電路仿真差分放大器仿真電路圖從上一節(jié)中知道，設(shè)計(jì)中所用的MOS管可以設(shè)置以下參數(shù):M1、M2輸入管NMOSW:160umL:2umM3尾管NMOSW:160umL:2umM4、M5負(fù)載管PMOSW:100umL:2um實(shí)驗(yàn)過程用以下電路圖對(duì)所設(shè)計(jì)的差分放大器進(jìn)行仿真，分析其靜態(tài)工作與動(dòng)態(tài)輸出性能。其中電源電壓設(shè)置為3.3V，輸入管M1、M2分別接1.65V直流電壓源vdc，使電路可以正常工作，再給M1一個(gè)1V交流振幅，以便分析電路交流特性。負(fù)載管M4、M5以對(duì)稱的形式存在，襯底接高電位即電源電壓。為尾管M3設(shè)置鏡像管M6，構(gòu)成鏡像電流源，并在其上加一個(gè)電流源idc，賦值1mA。最后在輸出端接設(shè)計(jì)要求的5pF的負(fù)載電容，構(gòu)成完整的仿真電路。

ld{.=lrn:1-41讓I1二相—n*11^lld{.=lrn:1-41讓I1二相—n*11^liH-2.fln&i.lE/?史中一*MM言鬻申.nr=^a-takdW?iasfe-e-r"]L1....vUdl^ZlfHnng+rW-IDB&^^ii「Etill如壇赭牌Miigratfi!CfJIbm圖3-1電路仿真圖差分放大電路靜態(tài)仿真圖3-2中每個(gè)MOS管兩側(cè)均標(biāo)有其靜態(tài)仿真結(jié)果，包括電路中各節(jié)點(diǎn)的電壓與MOS管的靜態(tài)工作點(diǎn)。*T|rWd二口瑾ScMernarttlcfelttJng?<VBcflnyoirfcschematic&旬二0*T|rWd二口瑾ScMernarttlcfelttJng?<VBcflnyoirfcschematic&旬二0wEdit-AcksOieckSheetOf)Vo?3MigrateCaflbre圖3-2電路器件靜態(tài)工作參數(shù)以輸入管M1為例，列出其全部靜態(tài)工作參數(shù)如下圖3-3。則：

V=1.25627V>V=239.192mVds dsat因此，NMOS管工作在飽和區(qū)。其中g(shù)為3.32378ms，與前面計(jì)算得出的跨導(dǎo)3.14ms相差不多，已基本m達(dá)到設(shè)計(jì)要求，其計(jì)算后誤差約為5.85%。、23.14-3.32378誤差=x100%x5.85%3.14csgC35cssbigbdgba15.bbfdnBdd.eaf-26.4906a105.433f-122.ggif-E21.G46f-70.004f-166.U2a20.W43f-104.107f-28.￡601f501.990a-'33.4009f4.730186-28.0331f-112.S9S&27.9202f1.1243csgC35cssbigbdgba15.bbfdnBdd.eaf-26.4906a105.433f-122.ggif-E21.G46f-70.004f-166.U2a20.W43f-104.107f-28.￡601f501.990a-'33.4009f4.730186-28.0331f-112.S9S&27.9202f1.12432p1.O633p-l.OQ209p-974.516J28.3746f104.331f1dg.-251.113f-74.6944a-972.7E7f1.22395pIQ561Pd3lli314i.bLbibulkid3d3

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iiii9sisuhHdis-K-

wqbqbqb-mqdqd99吧iqinvqsiqarcaregionreversed4列Y利-67-31-36-SI494494-494G21-213一流-275,343u.343u.481a.025Ba.4553a.481a.349u.34311.343u.O20u.11471p.10G91p,427f.92353f.0666a.38E4p.952G5p.17DB5m.S21f.6LGEgds7.8251911con2.5419K■PL3.3237011turie0giibgB63.472uvbe-￡7^.804nLgiiDuerid6.72364vdb1.631D8ubrdL3LLmiLI

gIbmIbIbm^19ly5L13F

--.4-MT--Mn_U4-MT-regionreuereedeaetPEL山IBbb也efBhyhJM-ddf494.34加621.028u-l.lW71p-218.221f-1.1069Ip-92.421f74.0866a1.3854P1.35365Pa.ivoesu-246.821f-275.616f2.5413R-E74.SDdn1.831081.25627239.192n-919.70fln1.65-L81.076n1.07S2260.179n815.745ji圖3-3M1靜態(tài)工作參數(shù)hctacff2.93Gn11-494.342aigs0chh201.207E13494.342uis494.342Uchd-61.2236ft1410,8309aisub-0chdJbi76.7059Cihd10.S30gapwrT26.151Ucbg-71.115f-0-431.ISlfcha-130.03If3.bulk10.8309b.qbd12S.S3fchahi-129.D3Efid-494.342U426.g71fcdh-146.602aida-494.342uqbs-0add16,01966igh0-231.692acddhi-75.4874figed0qdi231.692acdg-16.2596figea0023.907fada996.9951igd0qg工T9T.553￡cgh-44.6391Eigidl-0qinv1.392njicghavl3.25523Eigial-0qsi370.351fcgd-15.8223figsaqpten348.699fcgdli-211.209adga.3d2uregrion2cgdovl15,6111fisuh-0re'jersBd.Degg693.219fpvr726.151a2.9T1-39Eegghi653.617f-^31.7E3ftype1egg-632.757tqhd129.93f0egahi-617.022E426.971fcgaavl15.73EEqba-0-1.-46092cjd75.89Ef-231.692avdsab-551.95^c-ja0qdi231.692avfbeEE-434.OO0J1esh-156.422Eqg823.987f-1.46092esd-136.2191qgi797.553f0cag-605.844fqinu1.39217m.-1,^6392C33762.402fqsi270.251fvgf3teff625.003H746.666fqsica348.eggf-S43.911JIghdaregion2qhg-arevaraad0排10,1022u|ron2.9714BKw卯dbg1.42￡D9n：368.：355utypevbsJqnaverid2.99EB-1.46892圖3-4M4靜態(tài)工作參數(shù)以負(fù)載管M4為例，列出其全部靜態(tài)工作參數(shù)如上圖3-4。|V|=1.46892V>|V =551.957mVds dsat因此，PMOS管工作在飽和區(qū)。其中g(shù)為10.1022us，且圖3-3中g(shù)為7.82519us，則ds4 ds1g+g=17.92739us與前面計(jì)算得出的電導(dǎo)17.7us相近，已基本達(dá)到設(shè)計(jì)要ds1 ds4求，其計(jì)算后誤差約為5.85%。、口.17.7-17.92739誤差=x100%x1.28%17.7差分放大電路動(dòng)態(tài)仿真下列圖中數(shù)據(jù)是差分放大電路在交流電壓下的仿真結(jié)果，圖3-4中是輸出端的振幅與相位隨頻率變化而變化的圖像。下方曲線表示差分放大電路中相位隨頻率變化而變化，但是存在相位失真，這是由于放大器對(duì)輸入信號(hào)的不同頻率的分量滯后時(shí)間不相等造成的波形失真。(5.112K1K45.3157)dS20(VF(VneWindtswZoijmAxesCurvesMarkersAiinotationEditTools/Active25WaveformWindov^2—Virtuoso?AnalogDesFgnEnvironment量滯后時(shí)間不相等造成的波形失真。(5.112K1K45.3157)dS20(VF(VneWindtswZoijmAxesCurvesMarkersAiinotationEditTools/Active25WaveformWindov^2—Virtuoso?AnalogDesFgnEnvironment(：-□X'度.5^layoutschematic;May1317^58:052017ACR3即*n*0.00扇一占隊(duì)0p——T20圖3-5電路增益我們主要應(yīng)用圖3-4中振幅隨頻率變化的曲線，其代表了差分放大電路的幅頻特性，通過曲線的平緩處可以測(cè)試出電路的增益，如圖3-5中所示，曲線的平緩處即最高處A點(diǎn)，其值為45.3157dB，這與設(shè)計(jì)要求45dB基本相符，其誤差如下：誤差=45-45.315745誤差=45-45.315745x100%x0.70%WaveformWindow2—vrrtuoso?AnalogDesignEnvironment(J—卷孔0p^-1201Y/indowZoomAxesQirvesMarkersAnnotaljanEditToolsHelpActive25d日20(>?("/門巳t12'))產(chǎn)史下單/口近J—卷孔0p^-1201Y/indowZoomAxesQirvesMarkersAnnotaljanEditToolsHelpActive25d日20(>?("/門巳t12'))產(chǎn)史下單/口近fy5cflayoutschematic:Moy1317:3B:052^17ACResponse優(yōu)B:(118：79GM-3.07227slope:—407.342nm.QU5eL； M； 氐圖3-6電路帶寬圖3-6中，同樣的，在幅頻特性曲線上的B點(diǎn)處，即為所測(cè)試的單位增益帶寬。在幅度為-3dB處，其對(duì)應(yīng)的頻率即是單位增益帶寬，由圖中可知其為118.796MHz，這與設(shè)計(jì)要求的100MHz很接近，其誤差為：、2100-118.796誤差=x100%x18.796%100因?yàn)閱挝辉鲆鎺捲酱?，電路適用于的輸入信號(hào)頻率范圍越大，故而比設(shè)計(jì)帶寬100Hz大的實(shí)驗(yàn)帶寬是更優(yōu)的。MOS管不同寬度對(duì)比為了觀察MOS管不同寬度對(duì)差分放大電路的影響，設(shè)置如下表格進(jìn)行不同參數(shù)電路工作性能的對(duì)比其中MOS管長(zhǎng)度始終保持2um。

組別12345M4、M5(um)100808010080M1、M2(um)160160160100100M3(um)160160160100100g(ms)m3.3243.3233.3232.5842.583g+g(us)ds1 ds417.92717.87817.84816.56616.489增益（dB）45.33145.352445.36443.82843.862帶■寬（MHz）119.806120.433122.06497.797100.017如上面表格中所示,3組增益最大為45.364dB帶寬最寬為122.064MHz,4組增益最小為43.828dB，帶寬最窄為97.797MHz。再者，3組跨導(dǎo)與電導(dǎo)最小，最接近理論計(jì)算值，則此比較中3組差分放大器電路性能更優(yōu)。但是，因各個(gè)數(shù)據(jù)相差不是很大，對(duì)電路性能的優(yōu)化不是很多，故而采用原定設(shè)計(jì)尺寸不變。四、版圖設(shè)計(jì)MOS器件的特征尺寸越來越小，相應(yīng)的集成電路中可用的電壓和信號(hào)擺幅相對(duì)減小，對(duì)于最小線寬的MOS管，失配相對(duì)增加，則模擬電路的工作區(qū)間減小，適用范圍縮小，數(shù)字電路的噪聲門限相對(duì)下降，抗干擾能力下降。因此，電路中MOS管的匹配性尤為重要。前面已經(jīng)提到過，本設(shè)計(jì)中所有MOS管的寬與長(zhǎng)如下表格:M1、M2輸入管NMOSW:160umL:2umM3尾管NMOSW:160uL:2um

mM4、M5負(fù)載管PMOSW:100umL:2um這一表格中的寬長(zhǎng)，也是上一節(jié)中對(duì)不同寬度的MOS管進(jìn)行仿真對(duì)比之后的結(jié)果，是綜合考慮各方面因素之后相對(duì)最優(yōu)的選擇。版圖設(shè)計(jì)優(yōu)化圖4-1細(xì)長(zhǎng)結(jié)構(gòu)茴囪茴向向茴向向M4茴向茴茴向⑥向茴茴囪茴向向茴向向M4茴向茴茴向⑥向茴M5圖4-2叉指結(jié)構(gòu)圖4-1中最初步的版圖中MOS管寬長(zhǎng)比較大故而加以叉指結(jié)構(gòu)如圖4-2,避免細(xì)長(zhǎng)結(jié)構(gòu)，面積增大的同時(shí)使MOS管更易匹配。如圖4-3中所示，MOS管均采用叉指結(jié)構(gòu)，同時(shí)M1與M2、M3與M4滿足中心對(duì)稱，且器件方向一致，具有一定的匹配度。此外，圖4-3還考慮了MOS管之間金屬走線的路程，M1、M2、M3、M4、M5都旋轉(zhuǎn)了90度，以便M1與M2、M3與M4柵極相對(duì)，M1、M2漏極與M3、M4漏極靠近，使金屬走線路程更短，減小寄生效應(yīng)。11I圭aA5M4-!if11耳11烹1M-_J=及3jgI-ttttM21￡I13￥"1-1圖4-3中心對(duì)稱匹配M1、M2是差分放大器的輸入管，中心對(duì)稱滿足不了輸入管的匹配度，因而進(jìn)一步選擇圖4-4中的四方交叉匹配，其匹配性更好。圖4-3中仍然存在著地線過窄的問題，總電流需要通過地線流過尾管M3，則地線過窄存在隱患，不盡合理，需要加寬金屬線，如圖4-5。再者，圖4-3中M1與M2管輸入與輸出

線的平行距離過長(zhǎng)，會(huì)產(chǎn)生信號(hào)自反饋，影響放大器增益，這是我們不想看到的。圖4-4四方交叉匹配■中即用曰同用即即：二日司即中甲甲甲客.I■中即用曰同用即即：二日司即中甲甲甲客.I回回叵I■圖4-5版圖最終版圖4-5是版圖布局優(yōu)化的最終版本，不僅實(shí)現(xiàn)了輸入管M1與M2的四方交叉匹配，而且將尾管M3拆分成兩個(gè)相同的叉指結(jié)構(gòu)的MOS管，實(shí)現(xiàn)M3的交叉匹配。重新布局后加寬了金屬走線，滿足漏極電流的需求，并通過MOS管擺放方向的選轉(zhuǎn)，實(shí)現(xiàn)了輸入管柵極連接和漏極連接的交叉匹配，保證了電流方向的一致性，更解決了圖4-3中缺少阱接觸和襯底接觸的問題。圖4-5中的阱接觸與襯底接觸降低了阱與襯底的電阻值，同時(shí)使阱接觸盡量連接靠近VDD,襯底接觸盡量連接靠近GND,相對(duì)增大NMOS管與PMOS管間距離，有利于減小閂鎖效應(yīng)對(duì)電路的影響。版圖繪制如圖4-6為candence系統(tǒng)下繪制的版圖，其中NMOS與PMOS叉指結(jié)構(gòu)器件源自器件庫(kù)chrt035sg_rf其他MOS管間連線，電位VDD、GND均利用版圖繪制系統(tǒng)中的rectangle、polygon和path畫出。特別地，保護(hù)環(huán)guardRing需要分出襯底接觸PguardRing與WellguardRing阱接觸。由于NMOS管寬長(zhǎng)比160u:2u，PMOS管的寬長(zhǎng)比為100u:2u，則其叉指結(jié)構(gòu)參數(shù)如下表：NameModelNameTotalWidthFingerWidthLengthNumberofFingersMultipliterM1、M1b、M2、M2b、M3、M3bnmos_3P380um10um2um81M4、M5pmos_3P3100um12.5um2um81繪制圖4-6時(shí)，主要采用坐標(biāo)的方式，使版圖趨于絕對(duì)對(duì)稱，更好地符合MOS管匹配特性。如圖，初始時(shí)以管M1最左多晶柵的左下端為原點(diǎn)，則M1坐標(biāo)為（0，3）,M2（40,3）M1b（63，-3）、M2b（23，-3）管以相對(duì)M1的距離計(jì)算坐標(biāo)與M1成中心對(duì)稱分布。其中八指且長(zhǎng)為2um的MOS管左側(cè)多晶左邊界到右側(cè)多晶右邊界長(zhǎng)為23。其余MOS管M3（0，-32），M3b（40,-32）,M4（-5,30）,M5（45,30）以其相對(duì)于原點(diǎn)的坐標(biāo)合理分布，總

體布局成左右兩側(cè)沿中軸線X=31.5對(duì)稱，經(jīng)過調(diào)整，左右NMOS管之間距離設(shè)置為17,兩側(cè)分別距中軸線8.5,左右PMOS管之間距離為27,兩側(cè)距中軸線13.5，為阱接觸留出適當(dāng)?shù)目臻g。本著盡量節(jié)省面積的原則，使MOS管合理的緊湊分布。i僚i建i，鞭!密2理的緊湊分布。i僚i建i，鞭!密2阿I鴕臉吟■函■海?甑騷儺雌丁級(jí)軟修5；璃”網(wǎng)/除.斜:*空E.E鈣~E的E：Virtuoso3LayoutEditing:Fy5cflayoutD：OFFdX：24.750dV：79.575Bist：B3.3351Out!：itionsRoutingMigrateOEibre圖4-6candence繪制版圖版圖DRC檢測(cè)版圖的DRC(designrulecheck)檢測(cè)是依據(jù)系統(tǒng)工藝文件中設(shè)計(jì)規(guī)則的要求,檢測(cè)所繪制的版圖是否存在工藝上的不合理處,即是該工藝標(biāo)準(zhǔn)下技術(shù)無(wú)法達(dá)到。DRC最終檢測(cè)結(jié)果如下圖4-7、圖4-8所示，遺留的4個(gè)問題為金屬密度問題，這里主要進(jìn)行實(shí)驗(yàn)設(shè)計(jì)，故而沒有解決。在DRC檢測(cè)過程中遇到的問題可主要?dú)w于以下幾類：1、金屬布線之間、金屬布線與多晶之間距離小于工藝要求。2、通孔、金屬孔四周甚至四角與臨近金屬、多晶之間過近。3、保護(hù)環(huán)guardRing沒有閉合或完全相連使得相互之間不滿足工藝最小距離。對(duì)于出現(xiàn)的以上幾類問題，通過調(diào)整金屬走線位置和寬度，修改通孔、金屬孔位置與個(gè)數(shù)，精確計(jì)算保護(hù)環(huán)坐標(biāo)使之閉合，最終只遺留金屬密度問題以待解決。Cell5c：T■aCell5c：T■aResuiis圖4-7DRC檢測(cè)結(jié)果Menu^hligtnlaoisSetupTopceli5cf-4Results(in-4of4Checks)早■匚回回f-』REEU閹—mCheckMD1_CHK-1Resull—dElCheckMD2_CHK-1RbsuIL圓Chect.MD3_CHK-1Result—[H|x]Check -1R^^ullCalibre，DRCRVErScT.drc.result5(/home/stuZ]圖4-8DRC檢測(cè)結(jié)果版圖LVS檢測(cè)版圖的LVS(LayoutVersusSchematics)檢測(cè)，是版圖與原理圖之間的檢測(cè)，在LVS內(nèi)置下分析所繪制的版圖與相應(yīng)名稱原理圖的不一致處。LVS最終檢測(cè)結(jié)果如圖4-7、圖4-8所示，所有版圖與原理圖不一致的地方都得到了改正，系統(tǒng)出現(xiàn)了笑臉的形狀以示正確。在LVS檢測(cè)過程中主要出現(xiàn)了以下幾類問題，其產(chǎn)生的原因隨問題列出，并以相應(yīng)的辦法加以解決。1、