《基于FPGA的嵌入式塊SRAM的設(shè)計(jì)方案》

基于FＰGA的嵌入式塊ＳRＡＭ的設(shè)計(jì)1引言對(duì)于規(guī)律芯片的嵌入存儲(chǔ)器來說，HYＰERLINＫ＂http：//ee．ofｗeek．com／CAT－2８３3—ＥｍbeddｅdSofｔware。hｔmｌ”\o＂嵌入式"＼t”＿ｂｌank"嵌入式SＲＡＭ是最常用的一種，其典型的應(yīng)用包括片上緩沖器、高速緩沖存儲(chǔ)器、寄存器堆等。除非用到某些特殊的結(jié)構(gòu)，標(biāo)準(zhǔn)的六管單元（６T)ＳRＡM對(duì)于規(guī)律工藝有著很好的兼容性。對(duì)于小于2Ｍb存儲(chǔ)器的應(yīng)用，嵌入式SRAＭ可能有更好的成本效率并通常首先考慮.Xilinx公司SＲＡＭ型HＹＰERLIＮＫ"httｐ：//ｂaike。ofｗeｅｋ.com／6１1。ｈｔｍl"\o"FPGＡ"＼ｔ”_blａnk＂ＦPGA主要由配置存儲(chǔ)器、布線資源、可編程I／O、可編程規(guī)律單元CＬB、塊存儲(chǔ)器BRAＭ和數(shù)字HYPEＲLＩNK＂http:／／ｅe(cuò)。ｏｆweeｋ.com/CＡＴ－２８09-Ｉｎｔｅrfaｃｅbuｓｄriveｒｃlockswiｔｃｈ．ｈtｍl＂\o＂時(shí)鐘＂＼ｔ＂＿blank”時(shí)鐘管理模塊組成。它包含了分布式RAM，位于CＬB中。每個(gè)ＣＬB包含了1６×１ｂｉt的SRＡＭ結(jié)構(gòu).BＲAM的加入既增加了ＲＡＭ的容量,也可構(gòu)成大型LUT，更完善了CLB的功能.2BＲAM塊劃分現(xiàn)代數(shù)字系統(tǒng)對(duì)存儲(chǔ)器容量的存儲(chǔ)速率要求越來越高，讀訪問時(shí)間就是一個(gè)重要參數(shù),它是從地址信號(hào)的消滅到存儲(chǔ)在該地址上的數(shù)據(jù)在輸出端消滅的時(shí)間延遲.提高BＲAM讀取速度的一個(gè)有效方法是減小位線和字線上的總負(fù)載電容,這可以通過削減連接在同一字線和位線上的存儲(chǔ)單元數(shù)目來實(shí)現(xiàn)，即采納存儲(chǔ)陣列分塊技術(shù).本電路采納設(shè)計(jì)多個(gè)BRAＭ的方法，每個(gè)ＢＲＡＭ都有自己的譯碼電路、敏感放大器和數(shù)據(jù)通道,各個(gè)BRAＭ獨(dú)立工作，每個(gè)BＲＡＭ的讀取時(shí)間得到了大大提高.３BRＡM塊設(shè)計(jì)３.1BRAM與布線資源HＹPERＬINＫ＂ｈttp://ｅe(cuò)。ofweｅk.coｍ/CＡT-２８09－Interfａceｂｕsdriｖerclｏｃｋｓwitch。hｔｍl"\ｏ”接口＂\t＂＿blaｎｋ"接口FＰＧA中每個(gè)ＢRAM塊都嵌在內(nèi)部連線結(jié)構(gòu)中，與ＢRＡM直接相連的有RＡMLINE、ＶＬＯNG和GLOBＡL。左邊３2根RＡＭLIＮE供應(yīng)ＢRAＭ的地址輸入,也可以供應(yīng)掌握信號(hào)(CＬK、ＷE、ＥＮＡ、RＳT）的輸入。左邊兩組16根RAMLINＥ一起布線供應(yīng)ＢRAＭ雙端口的數(shù)據(jù)輸入，右邊兩組ＲAＭLINE供應(yīng)ＢRＡM雙端口數(shù)據(jù)輸出通道.4根ＧLOBLＥ全局時(shí)鐘線優(yōu)化用作時(shí)鐘輸入,供應(yīng)較短的延遲和最小的失真.VLONG也被專門用作BRAM中WＥ、ENA、ＲST的掌握輸入。RＡMLINE為BＲAＭ專有布線，如從水平方向的SINGＬＥ、UNＩHＥX、BIHEX通過可編程ＨYＰＥRLINK"hｔｔｐ：／/eｅ。ofｗｅe(cuò)k.ｃom／CAＴ－28０９-Ｉnterｆaceｂusdｒiveｒｃlｏckswｉｔｃｈ．htmｌ”＼o”開關(guān)＂＼ｔ"_blａｎｋ＂開關(guān)矩陣PＳM把信號(hào)輸送到RＡＭLINE上，進(jìn)而送到BRＡＭ用作地址、數(shù)據(jù)。而BRAＭ的輸出也通過ＲＡMLIＮE最終送到ＨＬONG上.圖1BRAＭ周圍布線相鄰BRAＭ的RAＭＬＩNE也可通過三態(tài)門連到下一級(jí)的RＡMLINE，于是整列中的BRAM可共享RAＭLINＥ上的數(shù)據(jù)。每個(gè)BRAM與FPGＡ其他電路的相連主要通過水平方向的4組主要互連線完成。３.2ＢRAＭ內(nèi)部設(shè)計(jì)ＢRAM為真正的雙端口RＡM，兩個(gè)端口完全獨(dú)立，每個(gè)端口可以配置為讀寫端口,并可以把BＲAM配置成特定的數(shù)據(jù)寬度。３。2.1可配置數(shù)據(jù)位寬實(shí)現(xiàn)方法配置規(guī)律中三位掌握信號(hào)WＩDＴH_SEL《0∶2》連到BＲAM中，同時(shí)對(duì)地址寬度、數(shù)據(jù)寬度進(jìn)行掌握.由于ＢRＡＭ可以實(shí)現(xiàn)1、2、4、8、１６位的任意位寬,所以地址HＹPEＲLIＮＫ"httｐ://ee。ofweek．com／ＣAT—2809—Ｉnterfacｅｂusdｒivｅrcｌocｋswｉｔch.ｈtｍl”\o"總線＂＼ｔ”_blank”總線寬度、數(shù)據(jù)總線寬度都必須滿意其中任意一種模式下的要求。于是設(shè)計(jì)時(shí)使地址總線寬度為各種模式下的最大值,即1位時(shí)的地址寬度《11∶０》,其他模式下可使不用的地址位使能無效，進(jìn)而獲得所需的地址位。數(shù)據(jù)總線寬度也設(shè)置為各種情況下的最大值，即1６位時(shí)的數(shù)據(jù)寬度《15∶０》，其他情況下選擇有用的數(shù)據(jù)位進(jìn)行存儲(chǔ)。表1可見WIDTH＿SＥＬ《0∶2》對(duì)地址使能的掌握,主要在于對(duì)地址《11∶8》的掌握，其他位地址《7∶0》則始終有效.表1不同數(shù)據(jù)位寬的地址使能由WIＤTＨ＿SEL《0∶２》另外譯碼產(chǎn)生一組數(shù)據(jù)掌握信號(hào)，分別為S_1、S_２、Ｓ_4、Ｓ_８、Ｓ_16掌握數(shù)據(jù)如何安排到位線上。這當(dāng)中*根位線實(shí)行了分片,每片4根：S＿1有效:DI《０》可安排到16片中的任何一片上。Ｓ_2有效:ＤI《0∶１》可安排到《０∶1》、《2∶3》、《4∶5》？任何相鄰兩片上，每片1位數(shù)據(jù)。S＿4有效：DI《0∶３》可安排到《0∶３》、《4∶7》、《８∶1１》、《1２∶1５》任何相鄰四片上，每片1位數(shù)據(jù).S＿8有效:ＤＩ《0∶7》可安排到《０∶７》或《８∶15》8片上,每片1位數(shù)據(jù)。S_１6有效：DＩ《0∶15》剛好安排到１6片上,每片1位數(shù)據(jù)。至于上述畢竟存儲(chǔ)到哪些片上以及簡(jiǎn)略存儲(chǔ)到片內(nèi)哪根位線上則由列譯碼掌握。３。２.2譯碼掌握行譯碼采納了常用的３-８譯碼器,３－８譯碼器內(nèi)由與門組成。第一級(jí)用兩個(gè)3－8譯碼器,輸入端接入行地址ADDＲ《５∶０》，其次級(jí)用６4個(gè)與門把第一級(jí)譯碼進(jìn)一步譯出來,可實(shí)現(xiàn)64行中選出１行。圖2６4選１行譯碼列譯碼相對(duì)較簡(jiǎn)潔,首先將列地址分為兩組,一組用于片選譯，一組用于片內(nèi)譯碼。片選地址由ADDR《11∶8》組成,片內(nèi)譯碼由ＡDＤＲ《７∶6》組成。片選地址譯碼由地址和地址使能組成,而地址使能則是由WIＤTＨ_SEＬ《0∶2》配置決定的。圖3片選譯碼譯碼所得的Ａ《11∶8》_DEC《０∶15》即可實(shí)現(xiàn)片選存儲(chǔ)。當(dāng)配置為1位時(shí)，４位地址均有效,譯出的16位中只有1位有效，只能選擇１6片中的１片。當(dāng)配置為2位時(shí)，ADＤR《11》使能無效，譯出16位中有連續(xù)2位有效,能選擇16片中連續(xù)２片.當(dāng)配置為4位時(shí)，譯出1６位中有連續(xù)４位有效,能選擇16片中連續(xù)4片。配置為8位就能選擇１6片中的上8片或下８片。配置為16位，４個(gè)地址均無效，譯出的１6位全有效，1６片全選。經(jīng)過了片選的一級(jí)譯碼，列譯碼還需經(jīng)過其次級(jí)的片內(nèi)譯碼。圖4片內(nèi)譯碼A《1１∶8》＿ＤEC與A7譯碼均為低有效,A６譯碼為高有效.之所以能夠用或門譯碼,是由于沒被譯碼的一對(duì)BL和BLN位線上的數(shù)據(jù)是不會(huì)被寫入存儲(chǔ)單元的，如A7《0》為１，A《11∶8》_ＤEＣ為1，ＢL《0》與ＢＬN(yùn)《0》均為１，即使字線打開了,它們也是不會(huì)被寫入存儲(chǔ)陣列的。而被譯碼選中的一對(duì)位線，BL與BＬＮ互補(bǔ)，它們上的數(shù)據(jù)即可被寫入存儲(chǔ)單元。3.２．3位線充電電路對(duì)位線的充電共有兩對(duì)充電管和一對(duì)上拉管，寬長(zhǎng)比在設(shè)計(jì)上也是有講究的。上拉管始終開啟，為倒比管.柵極接平衡管的M1和M2時(shí)序要求較高，由于它們的寬長(zhǎng)比較大，為主要充電管。在BＲＡＭ總使能信號(hào)ＥＮA和時(shí)鐘CLＫ有效時(shí)工作，進(jìn)行預(yù)充電。在CLＫ下降沿,Ｍ１和M２短暫關(guān)閉可執(zhí)行讀操作。M1、Ｍ２和平衡管都在Prｅ1_BL信號(hào)掌握下工作。Pｒe1_BＬ需在數(shù)據(jù)線與位線之間的開關(guān)管打開時(shí)關(guān)閉，不影響數(shù)據(jù)的讀操作。Pre1＿BＬ信號(hào)受到數(shù)據(jù)線與位線的開關(guān)管掌握信號(hào)A的約束,圖4的結(jié)構(gòu)即可避開Pｒe1_ＢL與A的時(shí)序沖突，在Ａ有效時(shí),Prｅ1_BＬ無效，且當(dāng)A關(guān)閉時(shí)，Pre1＿BL延遲開啟。而M3和Ｍ４管則由Ｐｒe２_BL信號(hào)掌握，Pｒｅ2_BL由ＢRAM全局信號(hào)ENA、ＣLＫ和WE一起掌握。由于BRＡM在進(jìn)行寫操作時(shí)，也可鏡像地輸出寫入的數(shù)據(jù)，即也做了讀操作.為了更好地在寫入時(shí)也讀出，且滿意頻率要求，有必要增加這一充電管。圖5Pｒe１＿BＬ信號(hào)產(chǎn)生電路圖6位線充電電路4ＢRAM應(yīng)用作為隨機(jī)存取存儲(chǔ)器,BRAM除了實(shí)現(xiàn)一般的存儲(chǔ)器功能外，還可實(shí)現(xiàn)不同數(shù)據(jù)寬度的存儲(chǔ),且可用作RＯＭ,以實(shí)現(xiàn)組合規(guī)律函數(shù)。當(dāng)時(shí)始化了BRAM后，一組地址輸入就對(duì)應(yīng)了一組數(shù)據(jù)的輸出，依據(jù)數(shù)據(jù)和地址的對(duì)應(yīng)關(guān)系，就能實(shí)現(xiàn)肯定的函數(shù)功能，BＲAM之所以能實(shí)現(xiàn)函數(shù)規(guī)律，緣由是它擁有足夠的存儲(chǔ)單元,可以把規(guī)律函數(shù)全部可能的結(jié)果預(yù)先存入到存儲(chǔ)單元中.照實(shí)現(xiàn)4×４二進(jìn)制