2021年數(shù)字IC設計工程師招聘面試筆試100題附答案

數(shù)字IC設計工程師招聘面試筆試100題附答案1：什么是同步邏輯和異步邏輯？（漢王）同步邏輯是時鐘之間有固定因果關系。異步邏輯是各時鐘之間沒有固定因果關系。同步時序邏輯電路特點：各觸發(fā)器時鐘端所有連接在一起，并接在系統(tǒng)時鐘端，只有當時鐘脈沖到來時，電路狀態(tài)才干變化。變化后狀態(tài)將始終保持到下一種時鐘脈沖到來，此時無論外部輸入x有無變化，狀態(tài)表中每個狀態(tài)都是穩(wěn)定。

異步時序邏輯電路特點：電路中除可以使用帶時鐘觸發(fā)器外，還可以使用不帶時鐘觸發(fā)器和延遲元件作為存儲元件，電路中沒有統(tǒng)一時鐘，電路狀態(tài)變化由外部輸入變化直接引起。

2：同步電路和異步電路區(qū)別：同步電路：存儲電路中所有觸發(fā)器時鐘輸入端都接同一種時鐘脈沖源，因而所有觸發(fā)器狀態(tài)變化都與所加時鐘脈沖信號同步。異步電路：電路沒有統(tǒng)一時鐘，有些觸發(fā)器時鐘輸入端與時鐘脈沖源相連，只有這些觸發(fā)器狀態(tài)變化與時鐘脈沖同步，而其她觸發(fā)器狀態(tài)變化不與時鐘脈沖同步。

3：時序設計實質：時序設計實質就是滿足每一種觸發(fā)器建立/保持時間規(guī)定。

4：建立時間與保持時間概念？建立時間：觸發(fā)器在時鐘上升沿到來之前，其數(shù)據(jù)輸入端數(shù)據(jù)必要保持不變最小時間。保持時間：觸發(fā)器在時鐘上升沿到來之后，其數(shù)據(jù)輸入端數(shù)據(jù)必要保持不變最小時間。

5：為什么觸發(fā)器要滿足建立時間和保持時間？由于觸發(fā)器內部數(shù)據(jù)形成是需要一定期間，如果不滿足建立和保持時間，觸發(fā)器將進入亞穩(wěn)態(tài)，進入亞穩(wěn)態(tài)后觸發(fā)器輸出將不穩(wěn)定，在0和1之間變化，這時需要通過一種恢復時間，其輸出才干穩(wěn)定，但穩(wěn)定后值并不一定是你輸入值。這就是為什么要用兩級觸發(fā)器來同步異步輸入信號。這樣做可以防止由于異步輸入信號對于本級時鐘也許不滿足建立保持時間而使本級觸發(fā)器產生亞穩(wěn)態(tài)傳播到背面邏輯中，導致亞穩(wěn)態(tài)傳播。（比較容易理解方式）換個方式理解：需要建立時間是由于觸發(fā)器D端像一種鎖存器在接受數(shù)據(jù)，為了穩(wěn)定設立前級門狀態(tài)需要一段穩(wěn)定期間；需要保持時間是由于在時鐘沿到來之后，觸發(fā)器要通過反饋來鎖存狀態(tài)，從后級門傳到前級門需要時間。

6：什么是亞穩(wěn)態(tài)？為什么兩級觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？

這也是一種異步電路同步化問題。亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定期間段內到達一種可以確認狀態(tài)。使用兩級觸發(fā)器來使異步電路同步化電路其實叫做“一位同步器”，她只能用來對一位異步信號進行同步。兩級觸發(fā)器可防止亞穩(wěn)態(tài)傳播原理：假設第一級觸發(fā)器輸入不滿足其建立保持時間，它在第一種脈沖沿到來后輸出數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下一種脈沖沿到來之前，其輸出亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復時間后必要穩(wěn)定下來，并且穩(wěn)定數(shù)據(jù)必要滿足第二級觸發(fā)器建立時間，如果都滿足了，在下一種脈沖沿到來時，第二級觸發(fā)器將不會浮現(xiàn)亞穩(wěn)態(tài)，由于其輸入端數(shù)據(jù)滿足其建立保持時間。同步器有效條件：第一級觸發(fā)器進入亞穩(wěn)態(tài)后恢復時間+第二級觸發(fā)器建立時間<=時鐘周期。更確切地說，輸入脈沖寬度必要不不大于同步時鐘周期與第一級觸發(fā)器所需保持時間之和。最保險脈沖寬度是兩倍同步時鐘周期。因此，這樣同步電路對于從較慢時鐘域來異步信號進入較快時鐘域比較有效，對于進入一種較慢時鐘域，則沒有作用。

7：系統(tǒng)最高速度計算（最快時鐘頻率）和流水線設計思想：

同步電路速度是指同步系統(tǒng)時鐘速度，同步時鐘愈快，電路解決數(shù)據(jù)時間間隔越短，電路在單位時間內解決數(shù)據(jù)量就愈大。假設Tco是觸發(fā)器輸入數(shù)據(jù)被時鐘打入到觸發(fā)器到數(shù)據(jù)到達觸發(fā)器輸出端延時時間(Tco=Tsetpup+Thold)；Tdelay是組合邏輯延時；Tsetup是Ｄ觸發(fā)器建立時間。假設數(shù)據(jù)已被時鐘打入D觸發(fā)器，那么數(shù)據(jù)到達第一種觸發(fā)器Ｑ輸出端需要延時時間是Tco，通過組合邏輯延時時間為Tdelay，然后到達第二個觸發(fā)器Ｄ端，要但愿時鐘能在第二個觸發(fā)器再次被穩(wěn)定地打入觸發(fā)器，則時鐘延遲必要不不大于Tco＋Tdelay＋Tsetup，也就是說最小時鐘周期Tmin=Tco＋Tdelay＋Tsetup，即最快時鐘頻率Fmax=1/Tmin。FPGA開發(fā)軟件也是通過這種辦法來計算系統(tǒng)最高運營速度Fmax。由于Tco和Tsetup是由詳細器件工藝決定，故設計電路時只能變化組合邏輯延遲時間Tdelay，因此說縮短觸發(fā)器間組合邏輯延時時間是提高同步電路速度核心所在。由于普通同步電路都不不大于一級鎖存，而要使電路穩(wěn)定工作，時鐘周期必要滿足最大延時規(guī)定。故只有縮短最長延時途徑，才干提高電路工作頻率。可以將較大組合邏輯分解為較小N塊，通過恰當辦法平均分派組合邏輯，然后在中間插入觸發(fā)器，并和原觸發(fā)器使用相似時鐘，就可以避免在兩個觸發(fā)器之間浮現(xiàn)過大延時，消除速度瓶頸，這樣可以提高電路工作頻率。這就是所謂"流水線"技術基本設計思想，即原設計速度受限某些用一種時鐘周期實現(xiàn)，采用流水線技術插入觸發(fā)器后，可用N個時鐘周期實現(xiàn)，因而系統(tǒng)工作速度可以加快，吞吐量加大。注意，流水線設計會在原數(shù)據(jù)通路上加入延時，此外硬件面積也會稍有增長。

8：時序約束概念和基本方略？時序約束重要涉及周期約束，偏移約束，靜態(tài)時序途徑約束三種。通過附加時序約束可以綜合布線工具調節(jié)映射和布局布線，使設計達屆時序規(guī)定。附加時序約束普通方略是先附加全局約束，然后對迅速和慢速例外途徑附加專門約束。附加全局約束時，一方面定義設計所有時鐘，對各時鐘域內同步元件進行分組，對分組附加周期約束，然后對FPGA/CPLD輸入輸出PAD附加偏移約束、對全組合邏輯PADTOPAD途徑附加約束。附加專門約束時，一方面約束分組之間途徑，然后約束快、慢速例外途徑和多周期途徑，以及其她特殊途徑。9：附加約束作用？1：提高設計工作頻率（減少了邏輯和布線延時）；2：獲得對的時序分析報告；（靜態(tài)時序分析工具以約束作為判斷時序與否滿足設計規(guī)定原則，因而規(guī)定設計者對的輸入約束，以便靜態(tài)時序分析工具可以對的輸出時序報告）3：指定FPGA/CPLD電氣原則和引腳位置。

10：FPGA設計工程師努力方向：SOPC，高速串行I/O，低功耗，可靠性，可測試性和設計驗證流程優(yōu)化等方面。隨著芯片工藝提高，芯片容量、集成度都在增長，F(xiàn)PGA設計也朝著高速、高度集成、低功耗、高可靠性、高可測、可驗證性發(fā)展。芯片可測、可驗證，正在成為復雜設計所必備條件，盡量在上板之前查出bug，將發(fā)現(xiàn)bug時間提前，這也是某些公司花大力氣設計仿真平臺因素。此外隨著單板功能提高、成本壓力，低功耗也逐漸進入FPGA設計者考慮范疇，完畢相似功能下，考慮如何可以使芯片功耗最低，據(jù)說altera、xilinx都在依照自己芯片特點整頓如何減少功耗文檔。高速串行IO應用，也豐富了FPGA應用范疇，象xilinxv2pro中高速鏈路也逐漸被應用。

11：對于多位異步信號如何進行同步？

對以一位異步信號可以使用“一位同步器進行同步”（使用兩級觸發(fā)器），而對于多位異步信號，可以采用如下辦法：1：可以采用保持寄存器加握手信號辦法（多數(shù)據(jù)，控制，地址）；2：特殊詳細應用電路構造,依照應用不同而不同；3：異步FIFO。（最慣用緩存單元是DPRAM）

12：FPGA和CPLD區(qū)別？

CPLDFPGA內部構造Productterm（基于乘積項）LookupTable（基于查找表）程序存儲內部EEPROM/FLASHSRAM，外掛EEPROM資源類型組合邏輯資源豐富時序邏輯資源豐富集成度低高使用場合完畢控制邏輯能完畢比較復雜算法速度慢快？？其她資源－PLL、RAM和乘法器等保密性可加密普通不能保密13：鎖存器（latch）和觸發(fā)器（flip-flop）區(qū)別？

電平敏感存儲器件稱為鎖存器?？煞譃楦唠娖芥i存器和低電平鎖存器，用于不同步鐘之間信號同步。

有交叉耦合門構成雙穩(wěn)態(tài)存儲原件稱為觸發(fā)器。分為上升沿觸發(fā)和下降沿觸發(fā)。可以以為是兩個不同電平敏感鎖存器串連而成。前一種鎖存器決定了觸發(fā)器建立時間，后一種鎖存器則決定了保持時間。

14：FPGA芯片內有哪兩種存儲器資源？

FPGA芯片內有兩種存儲器資源：一種叫BLOCKRAM,另一種是由LUT配備成內部存儲器（也就是分布式RAM）。BLOCKRAM由一定數(shù)量固定大小存儲塊構成，使用BLOCKRAM資源不占用額外邏輯資源，并且速度快。但是使用時候消耗BLOCKRAM資源是其塊大小整數(shù)倍。

15：什么是時鐘抖動？

時鐘抖動是指芯片某一種給定點上時鐘周期發(fā)生暫時性變化，也就是說時鐘周期在不同周期上也許加長或縮短。它是一種平均值為0平均變量。

16：FPGA設計中對時鐘使用？（例如分頻等）

FPGA芯片有固定期鐘路由，這些路由能有減少時鐘抖動和偏差。需要對時鐘進行相位移動或變頻時候，普通不容許對時鐘進行邏輯操作，這樣不但會增長時鐘偏差和抖動，還會使時鐘帶上毛刺。普通解決辦法是采用FPGA芯片自帶時鐘管理器如PLL,DLL或DCM，或者把邏輯轉換到觸發(fā)器D輸入（這些也是對時鐘邏輯操作代替方案）。

17：FPGA設計中如何實現(xiàn)同步時序電路延時？

一方面說說異步電路延時實現(xiàn)：異步電路一半是通過加buffer、兩級與非門等來實現(xiàn)延時（我還沒用過因此也不是很清晰），但這是不適合同步電路實現(xiàn)延時。在同步電路中，對于比較大和特殊規(guī)定延時，一半通過高速時鐘產生計數(shù)器，通過計數(shù)器來控制延時；對于比較小延時，可以通過觸發(fā)器打一拍，但是這樣只能延遲一種時鐘周期。

18：FPGA中可以綜合實現(xiàn)為RAM/ROM/CAM三種資源及其注意事項？

三種資源：BLOCKRAM，觸發(fā)器（FF），查找表（LUT）；注意事項：1：在生成RAM等存儲單元時，應當首選BLOCKRAM資源；其因素有二：第一：使用BLOCKRAM等資源，可以節(jié)約更多FF和4-LUT等底層可編程單元。使用BLOCKRAM可以說是“不用白不用”，是最大限度發(fā)揮器件效能，節(jié)約成本一種體現(xiàn)；第二：BLOCKRAM是一種可以配備硬件構造，其可靠性和速度與用LUT和REGISTER構建存儲器更有優(yōu)勢。2：弄清FPGA硬件構造，合理使用BLOCKRAM資源；3：分析BLOCKRAM容量，高效使用BLOCKRAM資源；4：分布式RAM資源（DISTRIBUTERAM）

19：Xilinx中與全局時鐘資源和DLL有關硬件原語：

慣用與全局時鐘資源有關Xilinx器件原語涉及：IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。關于各個器件原語解釋可以參照《FPGA設計指引準則》p50某些。

20：HDL語言層次概念？

HDL語言是分層次、類型，最慣用層次概念有系統(tǒng)與原則級、功能模塊級，行為級，寄存器傳播級和門級。系統(tǒng)級，算法級，RTL級(行為級)，門級，開關級21：查找表原理與構造？

查找表（look-up-table）簡稱為LUT，LUT本質上就是一種RAM。當前FPGA中多使用4輸入LUT，因此每一種LUT可以當作一種有4位地址線16x1RAM。當顧客通過原理圖或HDL語言描述了一種邏輯電路后來，PLD/FPGA開發(fā)軟件會自動計算邏輯電路所有也許成果，并把成果事先寫入RAM,這樣，每輸入一種信號進行邏輯運算就等于輸入一種地址進行查表，找出地址相應內容，然后輸出即可

22：IC設計前端到后端流程和EDA工具？

設計前端也稱邏輯設計，后端設計也稱物理設計，兩者并沒有嚴格界限，普通涉及到與工藝關于設計就是后端設計。

1：規(guī)格制定：客戶向芯片設計公司提出設計規(guī)定。

2：詳細設計：芯片設計公司（Fabless）依照客戶提出規(guī)格規(guī)定，拿出設計解決方案和詳細實現(xiàn)架構，劃分模塊功能。當前架構驗證普通基于systemC語言，對價后模型仿真可以使用systemC仿真工具。例如：CoCentric和VisualElite等。

3：HDL編碼：設計輸入工具：ultra，visualVHDL等

4：仿真驗證：modelsim

5：邏輯綜合：synplify

6：靜態(tài)時序分析：synopsysPrimeTime

7：形式驗證：SynopsysFormality.

23：寄生效應在IC設計中如何加以克服和運用（這是我理解，原題好像是說，IC設計過程中將寄生效應如何反饋影響設計師設計方案）？所謂寄生效應就是那些溜進你PCB并在電路中大施破壞、令人頭痛、因素不明小故障。它們就是滲入高速電路中隱藏寄生電容和寄生電感。其中涉及由封裝引腳和印制線過長形成寄生電感；焊盤到地、焊盤到電源平面和焊盤到印制線之間形成寄生電容；通孔之間互相影響，以及許多其他也許寄生效應。抱負狀態(tài)下，導線是沒有電阻，電容和電感。而在實際中，導線用到了金屬銅，它有一定電阻率，如果導線足夠長，積累電阻也相稱可觀。兩條平行導線，如果互相之間有電壓差別，就相稱于形成了一種平行板電容器（你想象一下）。通電導線周邊會形成磁場（特別是電流變化時），磁場會產生感生電場，會對電子移動產生影響，可以說每條實際導線涉及元器件管腳都會產生感生電動勢，這也就是寄生電感。在直流或者低頻狀況下，這種寄生效應看不太出來。而在交流特別是高頻交流條件下，影響就非常巨大了。依照復阻抗公式，電容、電感會在交流狀況下會對電流移動產生巨大阻礙，也就可以折算成阻抗。這種寄生效應很難克服，也難摸到。只能通過優(yōu)化線路，盡量使用管腳短SMT元器件來減少其影響，要完全消除是不也許。24：用flip-flop和logic-gate設計一種1位加法器，輸入carryin和current-stage，輸出carryout和next-stage？carryout=carryin*current-stage；與門next-stage=carryin’*current-stage+carryin*current-stage’；與門，非門，或門（或者異或門）module(clk,current-stage,carryin,next-stage,carryout);inputclk，current-stage,carryin;outputnext-stage,carryout;always@(posedgeclk)carryout<=carryin¤t-stage;nextstage<=25：設計一種自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零，1.畫出fsm（有限狀態(tài)機）2.用verilog編程，語法要符合FPGA設計規(guī)定3.設計工程中可使用工具及設計大體過程？設計過程：1、一方面擬定輸入輸出，A=1表達投入10分，B=1表達投入5分，Y=1表達彈出飲料，Z=1表達找零。2、擬定電路狀態(tài)，S0表達沒有進行投幣，S1表達已有5分硬幣。3、畫出狀態(tài)轉移圖。modulesell(clk,rst,a,b,y,z);inputclk,rst,a,b;outputy,z;parameters0=0,s1=1;regstate,next_state;always@(posedgeclk)beginif(!rst)state<=s0;elsestate<=next_state;endalways@(aorborcstate)beginy=0;z=0;case(state)s0：if(a==1&&b==0)next_state=s1;elseif(a==0&&b==1)beginnext_state=s0；y=1;endelsenext_state=s0;s1：if(a==1&&b==0)beginnext_state=s0;y=1;endelseif(a==0&&b==1)beginnext_state=s0；y=1;z=1;endelsenext_state=s0;default：next_state=s0;endcaseendendmodule擴展：設計一種自動售飲料機邏輯電路。它投幣口每次只能投入一枚五角或一元硬幣。投入一元五角硬幣后給出飲料；投入兩元硬幣時給出飲料并找回五角。擬定輸入輸出，投入一元硬幣A=1，投入五角硬幣B=1，給出飲料Y=1，找回五角Z=1；擬定電路狀態(tài)數(shù)，投幣前初始狀態(tài)為S0，投入五角硬幣為S1，投入一元硬幣為S2。畫出轉該轉移圖，依照狀態(tài)轉移圖可以寫成Verilog代碼。26：什么是"線與"邏輯,要實現(xiàn)它,在硬件特性上有什么詳細規(guī)定?

線與邏輯是兩個輸出信號相連可以實現(xiàn)與功能。在硬件上,要用oc門來實現(xiàn),由于不用oc門也許使灌電流過大,而燒壞邏輯門.同步在輸出端口應加一種上拉電阻。oc門就是集電極開路門。od門是漏極開路門。

27：什么是競爭與冒險現(xiàn)象?如何判斷?如何消除?

在組合電路中，某一輸入變量通過不同途徑傳播后，到達電路中某一匯合點時間有先有后，這種現(xiàn)象稱競爭；由于競爭而使電路輸出發(fā)生瞬時錯誤現(xiàn)象叫做冒險。（也就是由于競爭產生毛刺叫做冒險）。判斷辦法：代數(shù)法（如果布爾式中有相反信號則也許產生競爭和冒險現(xiàn)象）；卡諾圖：有兩個相切卡諾圈并且相切處沒有被其她卡諾圈包圍，就有也許浮現(xiàn)競爭冒險；實驗法：示波器觀測；解決辦法：1：加濾波電容，消除毛刺影響；2：加選通信號，避開毛刺；3：增長冗余項消除邏輯冒險。門電路兩個輸入信號同步向相反邏輯電平跳變稱為競爭；由于競爭而在電路輸出端也許產生尖峰脈沖現(xiàn)象稱為競爭冒險。如果邏輯函數(shù)在一定條件下可以化簡成Y=A+A’或Y=AA’則可以判斷存在競爭冒險現(xiàn)象（只是一種變量變化狀況）。消除辦法，接入濾波電容，引入選通脈沖，增長冗余邏輯28：你懂得那些慣用邏輯電平?TTL與COMS電平可以直接互連嗎？慣用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECL（EmitterCoupledLogic）、PECL（Pseudo/PositiveEmitterCoupledLogic）、LVDS（LowVoltageDifferentialSignaling）、GTL（GunningTransceiverLogic）、BTL（BackplaneTransceiverLogic）、ETL（enhancedtransceiverlogic）、GTLP（GunningTransceiverLogicPlus）；RS232、RS422、RS485（12V，5V，3.3V）；也有一種答案是：慣用邏輯電平：12V，5V，3.3V。TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V有在5V。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。用CMOS可直接驅動TTL;加上拉電阻后,TTL可驅動CMOS.上拉電阻用途：1、當TTL電路驅動COMS電路時，如果TTL電路輸出高電平低于COMS電路最低高電平（普通為3.5V），這時就需要在TTL輸出端接上拉電阻，以提高輸出高電平值。2、OC門電路必要加上拉電阻，以提高輸出高電平值。3、為加大輸出引腳驅動能力，有單片機管腳上也常使用上拉電阻。4、在COMS芯片上，為了防止靜電導致?lián)p壞，不用管腳不能懸空，普通接上拉電阻產生減少輸入阻抗，提供泄荷通路。5、芯片管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號噪聲容限增強抗干擾能力。6、提高總線抗電磁干擾能力。管腳懸空就比較容易接受外界電磁干擾。7、長線傳播中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效抑制反射波干擾。上拉電阻阻值選取原則涉及:1、從節(jié)約功耗及芯片灌電流能力考慮應當足夠大；電阻大，電流小。2、從保證足夠驅動電流考慮應當足夠??；電阻小，電流大。3、對于高速電路，過大上拉電阻也許邊沿變平緩。綜合考慮以上三點,普通在1k到10k之間選用。對下拉電阻也有類似道理。OC門電路必要加上拉電阻，以提高輸出高電平值。OC門電路要輸出“1”時才需要加上拉電阻不加主線就沒有高電平在有時咱們用OC門作驅動（例如控制一種LED）灌電流工作時就可以不加上拉電阻總之加上拉電阻可以提高驅動能力。

29：IC設計中同步復位與異步復位區(qū)別？同步復位在時鐘沿變化時，完畢復位動作。異步復位不論時鐘，只要復位信號滿足條件，就完畢復位動作。異步復位對復位信號規(guī)定比較高，不能有毛刺，如果其與時鐘關系不擬定，也也許浮現(xiàn)亞穩(wěn)態(tài)。

30：MOORE與MEELEY狀態(tài)機特性？

Moore狀態(tài)機輸出僅與當前狀態(tài)值關于，且只在時鐘邊沿到來時才會有狀態(tài)變化。

Mealy狀態(tài)機輸出不但與當前狀態(tài)值關于，并且與當前輸入值關于。

31：多時域設計中,如何解決信號跨時域？

不同步鐘域之間信號通信時需要進行同步解決，這樣可以防止新時鐘域中第一級觸發(fā)器亞穩(wěn)態(tài)信號對下級邏輯導致影響。信號跨時鐘域同步：當單個信號跨時鐘域時，可以采用兩級觸發(fā)器來同步；數(shù)據(jù)或地址總線跨時鐘域時可以采用異步FIFO來實現(xiàn)時鐘同步；第三種辦法就是采用握手信號。

32：說說靜態(tài)、動態(tài)時序模仿優(yōu)缺陷？靜態(tài)時序分析是采用窮盡分析辦法來提取出整個電路存在所有時序途徑，計算信號在這些途徑上傳播延時，檢查信號建立和保持時間與否滿足時序規(guī)定，通過對最大途徑延時和最小途徑延時分析，找出違背時序約束錯誤。它不需要輸入向量就能窮盡所有途徑，且運營速度不久、占用內存較少，不但可以對芯片設計進行全面時序功能檢查，并且還可運用時序分析成果來優(yōu)化設計，因而靜態(tài)時序分析已經越來越多地被用到數(shù)字集成電路設計驗證中。動態(tài)時序模仿就是普通仿真，由于不也許產生完備測試向量，覆蓋門級網(wǎng)表中每一條途徑。因而在動態(tài)時序分析中，無法暴露某些途徑上也許存在時序問題；

33：一種四級Mux,其中第二級信號為核心信號如何改進timing.？

核心：將第二級信號放到最后輸出一級輸出，同步注意修改片選信號，保證其優(yōu)先級未被修改。（為什么？）

34：給出一種門級圖,又給了各個門傳播延時,問核心途徑是什么,還問給出輸入，使得輸出依賴于核心途徑？核心途徑就是輸入到輸出延時最大途徑，找到了核心途徑便能求得最大時鐘頻率。35：為什么一種原則倒相器中P管寬長比要比N管寬長比大?

和載流子關于，P管是空穴導電，N管是電子導電，電子遷移率不不大于空穴，同樣電場下，N管電流不不大于P管，因而要增大P管寬長比，使之對稱，這樣才干使得兩者上升時間下降時間相等、高低電平噪聲容限同樣、充電放電時間相等。36：用mos管搭出一種二輸入與非門？

<數(shù)字電子技術基本（第五版）>92頁與非門：上并下串或非門：上串下并37：畫出NOT,NAND,NOR符號,真值表,尚有transistorlevel（晶體管級）電路？

<數(shù)字電子技術基本（第五版）>117頁—134頁38：畫出CMOS圖,畫出tow-to-onemuxgate.(威盛VIA.11.06上海筆試試題)？

Y=SA+S’B運用與非門和反相器，進行變換后Y=((SA)’*(S’A)’)’，三個與非門，一種反相器。也可以用傳播門來實現(xiàn)數(shù)據(jù)選取器或者是異或門。39：用一種二選一mux和一種inv實現(xiàn)異或？其中:B連接是地址輸入端，A和A非連接是數(shù)據(jù)選取端,F相應是輸出端,使能端固定接地置零(沒有畫出來).

Y=BA’+B’A運用4選1實現(xiàn)F(x,y,z)=xz+yz'F(x,y,z)=xyz+xy’z+xyz'+x’yz’=x’y’0+x’yz’+xy’z+xy1Y=A’B’D0+A’BD1+AB’D2+ABD3因此D0=0，D1=z’，D2=z，D3=140：畫出CMOS電路晶體管級電路圖,實現(xiàn)Y=A*B+C(D+E).(仕蘭微電子)？畫出Y=A*B+CCMOS電路圖，畫出Y=A*B+C*DCMOS電路圖。運用與非門和或非門實現(xiàn)Y=A*B+C(D+E)=((AB’)(CD)’(CE)’)’三個兩輸入與非門，一種三輸入與非門Y=A*B+C=((AB)’C’)一種反相器，兩個兩輸入與非門Y=A*B+C*D=((AB)’(CD)’)’三個兩輸入與非門41：用與非門等設計全加法器？（華為）

《數(shù)字電子技術基本》192頁。

通過摩根定律化成用與非門實現(xiàn)。42：A,B,C,D,E進行投票,多數(shù)服從少數(shù),輸出是F(也就是如果A,B,C,D,E中1個數(shù)比0多,那么F輸出為1,否則F為0),用與非門實現(xiàn),輸入數(shù)目沒有限制？（與非-與非形式）先畫出卡諾圖來化簡，化成與或形式，再兩次取反便可。43：畫出一種CMOSD鎖存器電路圖和版圖？

也可以將右圖中與非門和反相器用CMOS電路畫出來。44：LATCH和DFF概念和區(qū)別？

45：latch與register區(qū)別,為什么當前多用register.行為級描述中l(wèi)atch如何產生？

latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時鐘邊沿觸發(fā)下動作，符合同步電路設計思想，而latch則屬于異步電路設計，往往會導致時序分析困難，不恰當應用latch則會大量揮霍芯片資源。

46：用D觸發(fā)器做個二分頻電路？畫出邏輯電路？modulediv2(clk,rst,clk_out);inputclk,rst;outputregclk_out;always@(posedgeclk)beginif(!rst)clk_out<=0;elseclk_out<=~clk_out;endendmodule現(xiàn)實工程設計中普通不采用這樣方式來設計，二分頻普通通過DCM來實現(xiàn)。通過DCM得到分頻信號沒有相位差。

或者是從Q端引出加一種反相器。47：什么是狀態(tài)圖？

狀態(tài)圖是以幾何圖形方式來描述時序邏輯電路狀態(tài)轉移規(guī)律以及輸出與輸入關系。

48：用你熟悉設計方式設計一種可預置初值7進制循環(huán)計數(shù)器,15進制呢？modulecounter7(clk,rst,load,data,cout);inputclk,rst,load;input[2:0]data;outputreg[2:0]cout;always@(posedgeclk)beginif(!rst)cout<=3’d0;elseif(load)cout<=data;elseif(cout>=3’d6)cout<=3’d0;elsecout<=cout+3’d1;endendmodule

49：你所懂得可編程邏輯器件有哪些？

PAL，PLA，GAL，CPLD，F(xiàn)PGA

50：用Verilog或VHDL寫一段代碼,實現(xiàn)消除一種glitch（毛刺）？將傳播過來信號通過兩級觸發(fā)器就可以消除毛刺。（這是我自己采用方式：這種方式消除毛刺是需要滿足一定條件，并不能保證一定可以消除）module(clk,data,q_out)inputclk,data;outputregq_out;regq1;always@(posedgeclk)beginq1<=data;q_out<=q1;endendmodule51：SRAM,FALSHMEMORY,DRAM，SSRAM及SDRAM區(qū)別?SRAM：靜態(tài)隨機存儲器，存取速度快，但容量小，掉電后數(shù)據(jù)會丟失，不像DRAM需要不斷REFRESH，制導致本較高，通慣用來作為快取(CACHE)記憶體使用。FLASH：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會丟失DRAM：動態(tài)隨機存儲器，必要不斷重新加強(REFRESHED)電位差量，否則電位差將減少至無法有足夠能量體現(xiàn)每一種記憶單位處在何種狀態(tài)。價格比SRAM便宜，但訪問速度較慢，耗電量較大，慣用作計算機內存使用。SSRAM：即同步靜態(tài)隨機存取存儲器。對于SSRAM所有訪問都在時鐘上升/下降沿啟動。地址、數(shù)據(jù)輸入和其他控制信號均于時鐘信號有關。SDRAM：即同步動態(tài)隨機存取存儲器。

52：有四種復用方式，頻分多路復用，寫出此外三種？

四種復用方式：頻分多路復用（FDMA），時分多路復用（TDMA），碼分多路復用（CDMA），波分多路復用（WDMA）。

53：ASIC設計流程中什么時候修正Setuptimeviolation和Holdtimeviolation?如何修正？解釋setup和holdtimeviolation，畫圖闡明，并闡明解決辦法。（威盛VIA.11.06上海筆試試題）見前面建立時間和保持時間，violation違背，不滿足

54：給出一種組合邏輯電路，規(guī)定分析邏輯功能。

所謂組合邏輯電路分析，就是找出給定邏輯電路輸出和輸入之間關系，并指出電路邏輯功能。分析過程普通按下列環(huán)節(jié)進行：1：依照給定邏輯電路，從輸入端開始，逐級推導出輸出端邏輯函數(shù)表達式。2：依照輸出函數(shù)表達式列出真值表；3：用文字概括處電路邏輯功能；

55：如何防止亞穩(wěn)態(tài)？亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定期間段內達到一種可確認狀態(tài)。當一種觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元輸出電平，也無法預測何時輸出才干穩(wěn)定在某個對的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出某些中間級電平，或者也許處在振蕩狀態(tài)，并且這種無用輸出電平可以沿信號通道上各個觸發(fā)器級聯(lián)式傳播下去。解決辦法：1減少系統(tǒng)時鐘頻率2用反映更快FF3引入同步機制，防止亞穩(wěn)態(tài)傳播（可以采用前面說加兩級觸發(fā)器）。4改進時鐘質量，用邊沿變化迅速時鐘信號

56：基爾霍夫定理內容基爾霍夫定律涉及電流定律和電壓定律：電流定律：在集總電路中，在任一瞬時，流向某一結點電流之和恒等于由該結點流出電流之和。電壓定律：在集總電路中，在任一瞬間，沿電路中任一回路繞行一周，在該回路上電動勢之和恒等于各電阻上電壓降之和。57：描述反饋電路概念，列舉她們應用。反饋，就是在電路系統(tǒng)中，把輸出回路中電量（電壓或電流）輸入到輸入回路中去。反饋類型有：電壓串聯(lián)負反饋、電流串聯(lián)負反饋、電壓并聯(lián)負反饋、電流并聯(lián)負反饋。負反饋長處：減少放大器增益敏捷度，變化輸入電阻和輸出電阻，改進放大器線性和非線性失真，有效地擴展放大器通頻帶，自動調節(jié)作用。電壓負反饋特點：電路輸出電壓趨向于維持恒定。電流負反饋特點：電路輸出電流趨向于維持恒定。58：有源濾波器和無源濾波器區(qū)別無源濾波器：這種電路重要有無源元件R、L和C構成有源濾波器：集成運放和R、C構成，具備不用電感、體積小、重量輕等長處。集成運放開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構成有源濾波電路后還具備一定電壓放大和緩沖作用。但集成運放帶寬有限，因此當前有源濾波電路工作頻率難以做得很高。59：給了regsetup，hold時間，求中間組合邏輯delay范疇。

Tdelay<Tperiod-Tsetup–TholdTperiod>Tsetup+Thold+Tdelay（用來計算最高時鐘頻率）Tco=Tsetup+Thold即觸發(fā)器傳播延時60、時鐘周期為T,觸發(fā)器D1寄存器到輸出時間（觸發(fā)器延時Tco）最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問，觸發(fā)器D2建立時間T3和保持時間應滿足什么條件。

T3setup>T+T2max時鐘沿到來之前數(shù)據(jù)穩(wěn)定期間（越大越好），一種時鐘周期T加上最大邏輯延時。T3hold>T1min+T2min時鐘沿到來之后數(shù)據(jù)保持最短時間，一定要不不大于最小延時也就是T1min+T2min61、給出某個普通時序電路圖，有Tsetup，Tdelay，Tck->q（Tco），尚有clockdelay,寫出決定最大時鐘因素，同步給出表達式。

T+Tclkdealy>Tsetup+Tco+Tdelay;

Thold>Tclkdelay+Tco+Tdelay；保持時間與時鐘周期無關62、實現(xiàn)三分頻電路，3/2分頻電路等（偶數(shù)倍分頻奇數(shù)倍分頻）圖2是3分頻電路，用JK-FF實現(xiàn)3分頻很以便，不需要附加任何邏輯電路就能實現(xiàn)同步計數(shù)分頻。但用D-FF實現(xiàn)3分頻時，必要附加譯碼反饋電路，如圖2所示譯碼復位電路，強制計數(shù)狀態(tài)返回到初始全零狀態(tài)，就是用NOR門電路把Q2，Q1=“11B”狀態(tài)譯碼產生“H”電平復位脈沖，逼迫FF1和FF2同步瞬間（在下一時鐘輸入Fi脈沖到來之前）復零，于是Q2，Q1=“11B”狀態(tài)僅瞬間作為“毛刺”存在而不影響分頻周期，這種“毛刺”僅在Q1中存在，實用中也許會導致錯誤，應當附加時鐘同步電路或阻容低通濾波電路來濾除，或者僅使用Q2作為輸出。D-FF3分頻，還可以用AND門對Q2，Q1譯碼來實現(xiàn)返回答零。63、名詞解釋CMOS（ComplementaryMetalOxideSemiconductor），互補金屬氧化物半導體，電壓控制一種放大器件。是構成CMOS數(shù)字集成電路基本單元。MCU(MicroControllerUnit)中文名稱為微控制單元，又稱單片微型計算機(SingleChipMicrocomputer)或者單片機，是指隨著大規(guī)模集成電路浮現(xiàn)及其發(fā)展，將計算機CPU、RAM、ROM、定期數(shù)計器和各種I/O接口集成在一片芯片上，形成芯片級計算機，為不同應用場合做不同組合控制。RISC（reducedinstructionsetcomputer，精簡指令集計算機）是一種執(zhí)行較少類型計算機指令微解決器，來源于80年代MIPS主機（即RISC機），RISC機中采用微解決器統(tǒng)稱RISC解決器。這樣一來，它可以以更迅速度執(zhí)行操作（每秒執(zhí)行更多百萬條指令，即MIPS）。由于計算機執(zhí)行每個指令類型都需要額外晶體管和電路元件，計算機指令集越大就會使微解決器更復雜，執(zhí)行操作也會更慢。CISC是復雜指令系記錄算機（ComplexInstructionSetComputer）簡稱，微解決器是臺式計算機系統(tǒng)基本解決部件，每個微解決器核心是運營指令電路。指令由完畢任務各種環(huán)節(jié)所構成，把數(shù)值傳送進寄存器或進行相加運算。DSP（digitalsignalprocessor）是一種獨特微解決器，是以數(shù)字信號來解決大量信息器件。其工作原理是接受模仿信號，轉換為0或1數(shù)字信號。再對數(shù)字信號進行修改、刪除、強化，并在其她系統(tǒng)芯片中把數(shù)字數(shù)據(jù)解譯回模仿數(shù)據(jù)或實際環(huán)境格式。它不但具備可編程性，并且其實時運營速度可達每秒數(shù)以千萬條復雜指令程序，遠遠超過通用微解決器，是數(shù)字化電子世界中日益重要電腦芯片。它強大數(shù)據(jù)解決能力和高運營速度，是最值得稱道兩大特色。FPGA（Field－ProgrammableGateArray），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件基本上進一步發(fā)展產物。它是作為專用集成電路（ASIC）領域中一種半定制電路而浮現(xiàn)，既解決了定制電路局限性，又克服了原有可編程器件門電路數(shù)有限缺陷。ASIC:專用集成電路，它是面向專門用途電路，專門為一種顧客設計和制造。依照一種顧客特定規(guī)定，能以低研制成本，短、交貨周期供貨全定制，半定制集成電路。與門陣列等其他ASIC(ApplicationSpecificIC)相比，它們又具備設計開發(fā)周期短、設計制導致本低、開發(fā)工具先進、原則產品無需測試、質量穩(wěn)定以及可實時在線檢查等長處PCI(PeripheralComponentInterconnect)外圍組件互連，一種由英特爾（Intel）公司1991年推出用于定義局部總線原則。ECC是“ErrorCorrectingCode”簡寫，中文名稱是“錯誤檢查和糾正”。ECC是一種可以實現(xiàn)“錯誤檢查和糾正”技術，ECC內存就是應用了這種技術內存，普通多應用在服務器及圖形工作站上，這將使整個電腦系統(tǒng)在工作時更趨于安全穩(wěn)定。DDR=DoubleDataRate雙倍速率同步動態(tài)隨機存儲器。嚴格說DDR應當叫DDRSDRAM，人們習慣稱為DDR，其中，SDRAM是SynchronousDynamicRandomAccessMemory縮寫，即同步動態(tài)隨機存取存儲器。IRQ全稱為InterruptRequest，即是“中斷祈求”意思（如下使用IRQ稱呼）。IRQ作用就是在咱們所用電腦中，執(zhí)行硬件中斷祈求動作，用來停止其有關硬件工作狀態(tài)USB,是英文UniversalSerialBUS（通用串行總線）縮寫，而其中文簡稱為“通串線，是一種外部總線原則，用于規(guī)范電腦與外部設備連接和通訊。BIOS是英文"BasicInputOutputSystem"縮略語，直譯過來后中文名稱就是"基本輸入輸出系統(tǒng)"。其實，它是一組固化到計算機內主板上一種ROM芯片上程序，它保存著計算機最重要基本輸入輸出程序、系統(tǒng)設立信息、開機后自檢程序和系統(tǒng)自啟動程序。其重要功能是為計算機提供最底層、最直接硬件設立和控制。64、三極管特性曲線65、PleaseshowtheCMOSinverterschematic，layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)andalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?（威盛筆試題circuitdesign-beijing-03.11.09）66、TodesignaCMOSinverterwithbalanceriseandfalltime，pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?P管要比N管寬67、PleasedrawthetransistorlevelschematicofaCMOS2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)。（威盛筆試題circuitdesign-beijing-03.11.09）68、為了實現(xiàn)邏輯Y=A’B+AB’+CD，請選用如下邏輯中一種，并闡明為什么？1）INV

2）AND

3）OR

4）NAND

5）NOR

6）XOR答案：NAND（未知）

69、用波形表達D觸發(fā)器功能。（揚智電子筆試）70、用傳播門和倒向器搭一種邊沿觸發(fā)器（DFF）。（揚智電子筆試）通過級聯(lián)兩個D鎖存器構成71、用邏輯門畫出D觸發(fā)器。（威盛VIA.11.06上海筆試試題）電平觸發(fā)D觸發(fā)器（D鎖存器）緊記！邊沿觸發(fā)D觸發(fā)器，有兩個D鎖存器構成72、畫出DFF構造圖,用verilog實現(xiàn)之。（威盛）moduledff(clk,d,qout);inputclk,d;outputqout;regqout;always@(posedgeclk)beginif(!reset)qout<=0;elseqout<=d;endendmodule73、畫出一種CMOSD鎖存器電路圖和版圖。（未知）或者是運用前面與非門搭D鎖存器實現(xiàn)74、用filp-flop和logic-gate設計一種1位加法器，輸入carryin和current-stage，輸出carryout和next-stage.（未知）75、用D觸發(fā)器做個4進制計數(shù)。（華為）按照時序邏輯電路設計環(huán)節(jié)來：寫出狀態(tài)轉換表寄存器個數(shù)擬定狀態(tài)編碼卡諾圖化簡狀態(tài)方程，驅動方程等閻石數(shù)字電路P31476、實現(xiàn)N位JohnsonCounter，N=5。（南山之橋）78、數(shù)字電路設計固然必問Verilog/VHDL，如設計計數(shù)器。（未知）79、請用HDL描述四位全加法器、5分頻電路。（仕蘭微電子）moduleadder4(a,b,ci,s,co);inputci;input[3:0]a,b;outputco;output[3:0]s;assign{co,s}=a+b+ci;endmodulemodulediv5(clk,rst,clk_out);inputclk,rst;outputclk_out;reg[3:0]count;always@(posedgeclk)beginif(!rst)begincount<=0;clk_out=0;endelseif(count==3’d5)begincount<=0;clk_out=~clk_out;endelsecount<=count+1;endendmodule實現(xiàn)奇數(shù)倍分頻且占空比為50%狀況：modulediv7(clk，reset_n，clkout);input

clk,reset_n;output

clkout;reg[3:0]

count;reg

div1;reg

div2;always@(posedgeclk)begin

if(！reset_n)

count<=3'b000;

else

case(count)

3'b000：count<=3'b001；

3'b001：count<=3'b010；

3'b010：count<=3'b011；

3'b011：count<=3'b100；

3'b100：count<=3'b101；

3'b101：count<=3'b110；

3'b110：count<=3'b000；

default：

count<=3'b000；

endcaseendalways@(posedgeclk)begin

if(！reset_n)

div1<=1'b0;

elseif(count==3'b000)

div1<=~div1;endalways@(negedgeclk)begin

if(！reset_n)

div2<=1'b0;

elseif(count==3'b100)

div2<=~div2;endassignclkout=div1^div2;endmodule80、用VERILOG或VHDL寫一段代碼，實現(xiàn)10進制計數(shù)器。（未知）modulecounter10(clk,rst,count);inputclk,rst;output[3:0]count;reg[3:0]count;always@(posedgeclk)beginif(!rst)count<=0;elseif(count>=4’d9)count<=0;elsecount<=count+1;endendmodule81、描述一種交通信號燈設計。（仕蘭微電子）按照時序邏輯電路設計辦法：82、畫狀態(tài)機，接受1，2，5分錢賣報機，每份報紙5分錢。（揚智電子筆試）1、擬定輸入輸出，投1分錢A=1，投2分錢B=1，投5分錢C=1，給出報紙Y=12、擬定狀態(tài)數(shù)畫出狀態(tài)轉移圖，沒有投幣之前初始狀態(tài)S0，投入了1分硬幣S1，投入了2分硬幣S2，投入了3分硬幣S3，投入了4分硬幣S4。3、畫卡諾圖或者是運用verilog編碼83、設計一種自動售貨機系統(tǒng)，賣soda水，只能投進三種硬幣，要對的找回錢數(shù)。

（1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計規(guī)定。（未知）84、設計一種自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計規(guī)定；（3）設計工程中可使用工具及設計大體過程。（未知）1、輸入A=1表達投5分錢，B=1表達投10分錢，輸出Y=1表達給飲料，Z=1表達找零2、擬定狀態(tài)數(shù)，沒投幣之前S0，投入了5分S185、畫出可以檢測10010串狀態(tài)圖,并verilog實現(xiàn)之。（威盛）1、輸入data，1和0兩種狀況，輸出Y=1表達持續(xù)輸入了100102、擬定狀態(tài)數(shù)沒輸入之前S0，輸入一種0到了S1,10為S2,010為S3,0010為S486、用FSM實現(xiàn)101101序列檢測模塊。（南山之橋）a為輸入端，b為輸出端，如果a持續(xù)輸入為101101則b輸出為1，否則為0。

例如a：

b：

請畫出statemachine；請用RTL描述其statemachine。（未知）擬定狀態(tài)數(shù)，沒有輸入或輸入0為S0，1為S1，01為S2,101為S3,1101為S4，01101為S5。懂得了輸入輸出和狀態(tài)轉移關系很容易寫出狀態(tài)機verilog代碼，普通采用兩段式狀態(tài)機87、給出單管DRAM原理圖88、什么叫做OTP片(OTP（一次性可編程）)、掩膜片，兩者區(qū)別何在？（仕蘭微面試題目）OTP與掩膜OTP是一次性寫入單片機。過去以為一種單片機產品成熟是以投產掩膜型單片機為標志。由于掩膜需要一定生產周期，而OTP型單片機價格不斷下降，使得近年來直接使用OTP完畢最后產品制造更為流行。它較之掩膜具備生產周期短、風險小特點。近年來，OTP型單片機需量大幅度上揚，為適應這種需求許多單片機都采用了在系統(tǒng)編程技術(InSystemProgramming)。未編程OTP芯片可采用裸片Bonding技術或表面貼技術，先焊在印刷板上，然后通過單片機上引出編程線、串行數(shù)據(jù)、時鐘線等對單片機編程。解決了批量寫OTP芯片時容易浮現(xiàn)芯片與寫入器接觸不好問題。使OTP裸片得以廣泛使用，減少了產品成本。編程線與I/O線共用，不增長單片機額外引腳。而某些生產廠商推出單片機不再有掩膜型，所有為有ISP功能OTP。89、你懂得集成電路設計表達方式有哪幾種？（仕蘭微面試題目）90、描述你對集成電路設計流程結識。（仕蘭微面試題目）制定規(guī)格書-任務劃分-設計輸入-功能仿真-綜合-優(yōu)化-布局布線-時序仿真時序分析-芯片流片-芯片測實驗證91、描述你對集成電路工藝結識。（仕蘭微面試題目）工藝分類：TTL，CMOS兩種比較流行，TTL速度快功耗高，CMOS速度慢功耗低。集成電路工藝重要是指CMOS電路制造工藝，重要分為如下幾種環(huán)節(jié)：襯底準備-氧化、光刻-擴散和離子注入-淀積-刻蝕-平面化。92、簡述FPGA等可編程邏輯器件設計流程。（仕蘭微面試題目）普通可將FPGA/CPLD設計流程歸納為如下7個環(huán)節(jié)，這與ASIC設計有相似之處。1.設計輸入。Verilog或VHDL編寫代碼。2.前仿真（功能仿真）。設計電路必要在布局布線前驗證電路功能與否有效。（ASCI設計中，這一環(huán)節(jié)稱為第一次Sign-off）PLD設計中，有時跳過這一步。3.設計編譯（綜合）。設計輸入之后就有一種從高層次系統(tǒng)行為設計向門級邏輯電路設轉化翻譯過程，即把設計輸入某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉化為軟件可辨認某種數(shù)據(jù)格式(網(wǎng)表)。4.優(yōu)化。對于上述綜合生成網(wǎng)表，依照布爾方程功能等效原則，用更小更快綜合成果代替某些復雜單元，并與指定庫映射生成新網(wǎng)表，這是減小電路規(guī)模一條必由之路。5.布局布線。6.后仿真（時序仿真）需要運用在布局布線中獲得精準參數(shù)再次驗證電路時序。（ASCI設計中，這一環(huán)節(jié)稱為第二次Sign—off）。7.生產。布線和后仿真完畢之后，就可以開始ASCI或PLD芯片投產93、分別寫出IC設計前端到后端流程和eda工具。（未知）邏輯設計--子功能分解--詳細時序框圖--分塊邏輯仿真--電路設計(RTL級描述)--功能仿真--綜合(加時序約束和設計庫)--電路網(wǎng)表--網(wǎng)表仿真)-預布局布線(SDF文獻)--網(wǎng)表仿真(帶延時文獻)--靜態(tài)時序分析--布局布線--參數(shù)提取--SDF文獻--后仿真--靜態(tài)時序分析--測試向量生成--工藝設計與生產--芯片測試--芯片應用，在驗證過程中浮現(xiàn)時序收斂，功耗，面積問題，應返回前端代碼輸入進行重新修改，再仿真，再綜合，再驗證，普通都要重復好幾次才干最后送去foundry廠流片。設計公司是fabless數(shù)字IC設計流程（zz）1.需求分析(制定規(guī)格書)。分析顧客或市場需求，并將其翻譯成對芯片產品技術需求。2.算法設計。設計和優(yōu)化芯片鐘所使用算法。這一階段普通使用高檔編程語言（如C/C++），運用算法級建模和仿真工具（如MATLAB，SPW）進行浮點和定點仿真，進而對算法進行評估和優(yōu)化。3.構架設計。依照設計功能需求和算法分析成果，設計芯片構架，并對不同方案進行比較，選取性能價格最優(yōu)方案。這一階段可以使用SystemC語言對芯片構架進行模仿和分析。4.RTL設計（代碼輸入）。使用HDL語言完畢對設計實體RTL級描述。這一階段使用VHDL和VerilogHDL語言輸入工具編寫代碼。5.

RTL驗證（功能仿真）。使用仿真工具或其她RTL代碼分析工具，驗證RTL代碼質量和性能。6.綜合。從RTL代碼生成描述實際電路門級網(wǎng)表文獻。7.門級驗證（綜合后仿真）。對綜合產生門級網(wǎng)表進行驗證。這一階段普通會使用仿真、靜態(tài)時序分析和形式驗證等工具。8.

布局布線。后端設計對綜合產生門級網(wǎng)表進行布局規(guī)劃（Floorplanning）、布局（Placement）、布線（Routing），生成生產用版圖。9.電路參數(shù)提取擬定芯片中互連線寄生參數(shù)，從而獲得門級延時信息。10.版圖后驗證。依照后端設計后獲得新延時信息，再次驗證設計與否可以實現(xiàn)所有功能和性能指標。11.芯片生產。生產在特定芯片工藝線上制造出芯片。12.

芯片測試。對制造好芯片進行測試，檢測生產中產生缺陷和問題。數(shù)字IC后端設計流程1.

數(shù)據(jù)準備。對于CadanceSE而言后端設計所需數(shù)據(jù)重要有是Foundry廠提供原則單元、宏單元和I/OPad庫文獻,它涉及物理庫、時序庫及網(wǎng)表庫,分別以.lef、.tlf和.v形式給出。前端芯片設計通過綜合后生成門級網(wǎng)表,具備時序約束和時鐘定義腳本文獻和由此產生.gcf約束文獻以及定義電源PadDEF（DesignExchangeFormat）文獻。(對synopsysAstro而言，通過綜合后生成門級網(wǎng)表,時序約束文獻SDC是同樣,Pad定義文獻--tdf

，.tf文獻--technologyfile，F(xiàn)oundry廠提供原則單元、宏單元和I/OPad庫文獻就與FRAM，CELLview，LMview形式給出(Milkway參照庫andDB，LIBfile)2.布局規(guī)劃。重要是原則單元、I/OPad和宏單元布局。I/OPad預先給出了位置,而宏單元則依照時序規(guī)定進行擺放,原則單元則是給出了一定區(qū)域由工具自動擺放。布局規(guī)劃后,芯片大小,Core面積,Row形式、電源及地線Ring和Strip都擬定下來了。如果必要在自動放置原則單元和宏單元之后，你可以先做一次PNA(powernetworkanalysis）--IRdropandEM.3.Placement-自動放置原則單元。布局規(guī)劃后,宏單元、I/OPad位置和放置原則單元區(qū)域都已擬定,這些信息SE（SiliconEnsemble）會通過DEF文獻傳遞給PC(PhysicalCompiler),PC依照由綜合給出.DB文獻獲得網(wǎng)表和時序約束信息進行自動放置原則單元,同步進行時序檢查和單元放置優(yōu)化。如果你用是PC+Astro那你可用write_milkway，read_milkway傳遞數(shù)據(jù)。

4.

時鐘樹生成(CTSClocktreesynthesis)。芯片中時鐘網(wǎng)絡要驅動電路中所有時序單元,因此時鐘源端門單元帶載諸多,其負載延時很大并且不平衡,需要插入緩沖器減小負載和平衡延時。時鐘網(wǎng)絡及其上緩沖器構成了時鐘樹。普通要重復幾次才可以做出一種比較抱負時鐘樹。5.STA靜態(tài)時序分析和后仿真。時鐘樹插入后,每個單元位置都擬定下來了,工具可以提出GlobalRoute形式連線寄生參數(shù),此時對延時參數(shù)提取就比較精確了。SE把.V和.SDF文獻傳遞給PrimeTime做靜態(tài)時序分析。確認沒有時序違規(guī)后,將這來兩個文獻傳遞給前端人員做后仿真。對Astro而言,在detailrouting之后，用starRCXT參數(shù)提取,生成E.V和.SDF文獻傳遞給PrimeTime做靜態(tài)時序分析,那將會更精確。6.ECO(EngineeringChangeOrder)。針對靜態(tài)時序分析和后仿真中浮現(xiàn)問題,對電路和單元布局進行小范疇改動.7.

filler插入(padfliier，cellfiller)。Filler指是原則單元庫和I/OPad庫中定義與邏輯無關填充物,用來填充原則單元和原則單元之間,I/OPad和I/OPad之間間隙,它重要是把擴散層連接起來,滿足DRC規(guī)則和設計需要。8.布線(Routing)。Globalroute--Trackassign--Detail