電子科技大學數(shù)字秒表實驗報告

UniversityofElectronicScienceandTechnologyofChinaUniversityofElectronicScienceandTechnologyofChina-43-電子科技大學UniversityofElectronicScienceandTechnologyofChina電子科技大學UniversityofElectronicScienceandTechnologyofChina《數(shù)字秒表課程設(shè)計》學院：光電信息學院學號：《數(shù)字秒表課程設(shè)計》學院：光電信息學院學號：姓名：指導老師：皇曉輝日期：2015年5月3日摘要EDA技術(shù)作為電子工程領(lǐng)域的一門新技術(shù)，極大的提高了電子系統(tǒng)設(shè)計的效率和可靠性。該設(shè)計就是基于FPGA在Quartus

II軟件下利用VHDL語言結(jié)合硬件電路來實現(xiàn)數(shù)字秒表的功能，采用ALTRA公司CycloneII系列的EP2C5T144C8N芯片進行仿真，并給出仿真結(jié)果。數(shù)字秒表有6個模塊，分別是分頻電路、去抖電路、計時電路、顯示電路、鎖存電路、控制電路。用VHDL語言編程來實現(xiàn)各個模塊的功能，再用例化來實現(xiàn)各模塊的連接，從而實現(xiàn)整個數(shù)字秒表的功能。該電路能夠?qū)崿F(xiàn)計時功能，計時精度高,電路簡單。

關(guān)鍵字：FPGA；EDA；VHDL；Quartus

II；數(shù)字秒表關(guān)鍵字：FPGA，VHDL，ISE，ModelSim，電子秒表。目錄HYPERLINK前言 -4-HYPERLINK一． 課題背景 -6-HYPERLINK1. 時間： -6-HYPERLINK2. 背景： -10-HYPERLINK3. 現(xiàn)實意義： -11-HYPERLINK二． 基于FPGA的VHDL設(shè)計 -12-HYPERLINK1. FPGA概述 -12-HYPERLINK2. EDA： -16-HYPERLINK3. ISE -18-HYPERLINK4. VHDL： -19-HYPERLINK5. Modelsim： -23-HYPERLINK三． 電子秒表概述 -24-HYPERLINK1. 實驗任務(wù)： -24-HYPERLINK2. 實驗條件： -25-HYPERLINK3. 系統(tǒng)需求和方案計劃 -25-HYPERLINK四． 實驗設(shè)計詳述 -26-HYPERLINK1. 分頻器模塊： -26-HYPERLINK2. 按鍵處理模塊： -27-HYPERLINK3. 計時器模塊： -29-HYPERLINK4. 控制器模塊： -32-HYPERLINK5. 鎖存器模塊： -33-HYPERLINK6. 顯示模塊： -34-HYPERLINK7. 實驗總框圖： -38-HYPERLINK五． 實驗總結(jié) -38-HYPERLINK1. 實驗結(jié)論： -38-HYPERLINK2. 實驗心得 -38-HYPERLINK參考文獻 -40-HYPERLINK附件： -41-HYPERLINK1. 管腳分配： -41-HYPERLINK2. 程序 -41-HYPERLINK1) 頂層文件 -41-HYPERLINK2) 分頻器 -49-HYPERLINK3) 消抖電路 -50-HYPERLINK4) 控制器 -53-HYPERLINK5) 掃描電路 -55-HYPERLINK6) 計數(shù)器 -58-HYPERLINK7) 鎖存器 -66-前言電子技術(shù)綜合課程設(shè)計是針對模擬電子技術(shù)、數(shù)字邏輯電路及電路分析課程的要求，對學生進行綜合性實踐訓練的實踐學習環(huán)節(jié)，它包括選擇課程、電子電路設(shè)計、組裝、調(diào)試和編寫總結(jié)報告等實踐內(nèi)容。通過課程設(shè)計實現(xiàn)以下三個目標:第一，讓學生初步掌握電子線路的試驗、設(shè)計方法，即學生根據(jù)設(shè)計要求和性能參數(shù)，查閱文獻資料，收集、分析類似電路的性能，并通過組裝調(diào)試等實踐活動，使電路達到性能指標；第二，課程設(shè)計為后續(xù)的畢業(yè)設(shè)計打好基礎(chǔ)。畢業(yè)設(shè)計是系統(tǒng)的工程設(shè)計實踐，而課程設(shè)計的著眼點是讓學生開始從理論學習的軌道上逐漸引向?qū)嶋H運用，從已學過的定性分析、定量計算的方法，逐步掌握工程設(shè)計的步驟和方法，了解科學實驗的程序和實施方法。第三，培養(yǎng)學生勤于思考的習慣。本課程設(shè)計介紹的是數(shù)字邏輯電路中以計數(shù)器集成電路為基礎(chǔ)的數(shù)字式秒表電路，以電路的基本理論為基礎(chǔ)，著重介紹電路的設(shè)計裝調(diào)及性能參數(shù)的調(diào)試方法。本課程設(shè)計應(yīng)達到如下基本要求（1）

綜合運用電子技術(shù)課程中所學的理論知識獨立完成一個數(shù)字秒表電路的設(shè)計。（2）通過查閱手冊和參考文獻資料，培養(yǎng)獨立分析和解決實際問題的能力。（3）熟悉常用電子元器件的類型和特性，并掌握合理選用的原則。（4）掌握電子電路的安裝和調(diào)試技能。（5）熟悉的使用各類數(shù)字電子儀器。（6）學會撰寫課程設(shè)計論文。（7）培養(yǎng)嚴肅認真的工作作風和嚴謹?shù)目茖W態(tài)度。

課題背景時間：時間是物理學中的七個基本量綱之一，符號t。在國際單位制(SI)中，時間的基本單位是秒，符號s，在1967年召開的第13屆國際度量衡大會對秒的定義是：銫133原子基態(tài)的兩個超精細能階間躍遷對應(yīng)輻射的9,192,631,770個周期的持續(xù)時間。現(xiàn)有的儀器已經(jīng)證實了這些相對論關(guān)于時間所做的精確的預(yù)測，并且其成果已經(jīng)用于全球衛(wèi)星定位系統(tǒng)。電子電路中的時鐘可定義如下：就是產(chǎn)生象時鐘一樣準確的振蕩電路。任何工作都按時間順序。用于產(chǎn)生這個時間的電路就是時鐘電路。背景：當前電子系統(tǒng)的設(shè)計正朝著速度快，容量大，體積小，質(zhì)量輕，用電省的方向發(fā)展。推動該潮流迅速發(fā)展的決定性因素就是使用了現(xiàn)代化的EDA設(shè)計工具。EDA是電子設(shè)計自動化(Electronic

Design

Automation)的縮寫，是90年代初，從CAD（計算機輔助沒計）、CAM（算機輔助制造）、CAT(計算機輔助測試)和CAE(計算機輔助工程)的概念發(fā)展而來的。EDA技術(shù)就是以計算機為工具，在EDA軟件平臺上，對以硬件描述語言VHDL為系統(tǒng)邏輯描述手段完成的設(shè)計文件自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯行局布線、邏輯仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。設(shè)計者的工作僅限于利用軟件的方式，即利用硬件描述語言來完成對系統(tǒng)硬件功能的描述，在EDA工具的幫助下就可以得到最后的設(shè)計結(jié)果。盡管目標系統(tǒng)是硬件，但整個設(shè)計和修改過程如同完成軟件設(shè)計一樣方便和高效。EDA技術(shù)中最為矚目的功能，即最具現(xiàn)代電子設(shè)計技術(shù)特征的功能就是日益強大的邏輯設(shè)計仿真測試技術(shù)。EDA仿真測試技術(shù)只需通過計算機就能對所設(shè)計的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點完成一系列準確的測試與仿真操作，在完成實際系統(tǒng)的安裝后還能對系統(tǒng)上的目標器件進行所謂邊界掃錨測試。這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程度。

另一方面，高速發(fā)展的CPLD/FPGA器件又為EDA技術(shù)的不斷進步奠定可堅實的物質(zhì)基礎(chǔ)。CPLD/FPGA器件更廣泛的應(yīng)用及廠商間的競爭，使得普通的設(shè)計人員獲得廉價的器件和EDA軟件成為可能。

現(xiàn)代的EDA工具軟件已突破了早期僅能進行PCB版圖設(shè)計，或類似某些僅限于電路功能模擬的、純軟件范圍的局限，以最終實現(xiàn)可靠的硬件系統(tǒng)為目標，配備了系統(tǒng)設(shè)計自動化的全部工具。如配置了各種常用的硬件描敘平臺VHDL、Verilog

HDL、ABEL

HDL等；配置了多種能兼用和混合使用的邏輯描述輸入工具，如硬件描述語言文本輸入法（其中包括布爾方程描述方式、原理圖描述方式、狀態(tài)圖描述方式等）以及原理圖輸入法、波形輸入法等；同時還配置了高性能的邏輯綜合、優(yōu)化和仿真模擬工具。現(xiàn)實意義：秒表是一種常見的計時工具，種類比較多。FPGA還是有其具大的優(yōu)勢比如它的高速性。同時通過本課題的研究，掌握數(shù)字秒表用FPGA實現(xiàn)得理論設(shè)計方法，學會分析。掌握在FPGA開發(fā)環(huán)境和實現(xiàn)數(shù)字秒表的方法和步驟，有利于我更好地掌握數(shù)字秒表在FPGA上的實現(xiàn)方法，提高我學習FPGA和應(yīng)用FPGA的興趣與水平?；贔PGA的VHDL設(shè)計FPGA概述簡介：FPGA（Field－ProgrammableGateArray），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。工作原理：FPGA采用了邏輯單元陣列LCA（LogicCellArray）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（ConfigurableLogicBlock）、輸入輸出模塊IOB（InputOutputBlock）和內(nèi)部連線（Interconnect）三個部分?，F(xiàn)場可編程門陣列（FPGA）是可編程器件，與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)。FPGA利用小型查找表（16×1RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了既可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實現(xiàn)的功能，F(xiàn)PGA允許無限次的編程。各模塊功能：可編程輸入輸出單元（IOB）可編程輸入/輸出單元簡稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅(qū)動與匹配要求，其示意結(jié)構(gòu)如圖1-2所示。FPGA內(nèi)的I/O按組分類，每組都能夠獨立地支持不同的I/O標準。通過軟件的靈活配置，可適配不同的電氣標準與I/O物理特性，可以調(diào)整驅(qū)動電流的大小，可以改變上、下拉電阻。I/O口的頻率也越來越高，一些高端的FPGA通過DDR寄存器技術(shù)可以支持高達2Gbps的數(shù)據(jù)速率?？膳渲眠壿媺K（CLB）CLB是FPGA內(nèi)的基本邏輯單元。CLB的實際數(shù)量和特性會依器件的不同而不同，但是每個CLB都包含一個可配置開關(guān)矩陣，此矩陣由4或6個輸入、一些選型電路（多路復(fù)用器等）和觸發(fā)器組成。開關(guān)矩陣是高度靈活的，可以對其進行配置以便處理組合邏輯、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多個（一般為4個或2個）相同的Slice和附加邏輯構(gòu)成，如圖1-3所示。每個CLB模塊不僅可以用于實現(xiàn)組合邏輯、時序邏輯，還可以配置為分布式RAM和分布式ROM。數(shù)字時鐘管理模塊（DCM）業(yè)內(nèi)大多數(shù)FPGA均提供數(shù)字時鐘管理（Xilinx的全部FPGA均具有這種特性）。Xilinx推出最先進的FPGA提供數(shù)字時鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時鐘綜合，且能夠降低抖動，并實現(xiàn)過濾功能。嵌入式塊RAM（BRAM）大多數(shù)FPGA都具有內(nèi)嵌的塊RAM，這大大拓展了FPGA的應(yīng)用范圍和靈活性。塊RAM可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲器（CAM）以及FIFO等常用存儲結(jié)構(gòu)。RAM、FIFO是比較普及的概念，在此就不冗述。CAM存儲器在其內(nèi)部的每個存儲單元中都有一個比較邏輯，寫入CAM中的數(shù)據(jù)會和內(nèi)部的每一個數(shù)據(jù)進行比較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應(yīng)用。除了塊RAM，還可以將FPGA中的LUT靈活地配置成RAM、ROM和FIFO等結(jié)構(gòu)。在實際應(yīng)用中，芯片內(nèi)部塊RAM的數(shù)量也是選擇芯片的一個重要因素。豐富的布線資源布線資源連通FPGA內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。FPGA芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為4類不同的類別。第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和全局復(fù)位/置位的布線；第二類是長線資源，用以完成芯片Bank間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時鐘、復(fù)位等控制信號線。在實際中設(shè)計者不需要直接選擇布線資源，布局布線器可自動地根據(jù)輸入邏輯網(wǎng)表的拓撲結(jié)構(gòu)和約束條件選擇布線資源來連通各個模塊單元。從本質(zhì)上講，布線資源的使用方法和設(shè)計的結(jié)果有密切、直接的關(guān)系。內(nèi)嵌專用硬核內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指FPGA處理能力強大的硬核（HardCore），等效于ASIC電路。為了提高FPGA性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。例如：為了提高FPGA的乘法速度，主流的FPGA中都集成了專用乘法器；為了適用通信總線與接口標準，很多高端的FPGA內(nèi)部都集成了串并收發(fā)器（SERDES），可以達到數(shù)十Gbps的收發(fā)速度。ISEISE的主要功能包括設(shè)計輸入、綜合、仿真、實現(xiàn)和下載，涵蓋了可編程邏輯器件開發(fā)的全過程，從功能上講，完成CPLD/FPGA的設(shè)計流程無需借助任何第三方EDA軟件。各功能的作用：設(shè)計輸入：ISE提供的設(shè)計輸入工具包括用于HDL代碼輸入和查看報告的ISE文本編輯器（TheISETextEditor），用于原理圖編輯的工具ECS（TheEngineeringCaptureSystem），用于生成IPCore的CoreGenerator，用于狀態(tài)機設(shè)計的StateCAD以及用于約束文件編輯的ConstraintEditor等。綜合：ISE的綜合工具不但包含了Xilinx自身提供的綜合工具XST，同時還可以內(nèi)嵌MentorGraphics公司的LeonardoSpectrum和Synplicity公司的Synplify，實現(xiàn)無縫鏈接。仿真：ISE本身自帶了一個具有圖形化波形編輯功能的仿真工具HDLBencher，同時又提供了使用ModelTech公司的Modelsim進行仿真的接口。實現(xiàn)：此功能包括了翻譯、映射、布局布線等，還具備時序分析、管腳指定以及增量設(shè)計等高級功能。下載：下載功能包括了BitGen，用于將布局布線后的設(shè)計文件轉(zhuǎn)換為位流文件，還包括了IMPACT，功能是進行芯片配置和通信，控制將程序燒寫到FPGA芯片中去。VHDL：簡介：VHDL全名Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言。自IEEE-1076（簡稱87版)之后，各EDA公司相繼推出自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標準的1076-1993版本，簡稱93版。VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，得到眾多EDA公司支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。VHDL語言是一種用于電路設(shè)計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言。VHDL翻譯成中文就是超高速集成電路硬件描述語言，主要是應(yīng)用在數(shù)字電路的設(shè)計中。它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計中。當然在一些實力較為雄厚的單位，它也被用來設(shè)計ASIC。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風格以及語法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。優(yōu)點：功能強大、設(shè)計靈活VHDL具有功能強大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計描述功能，層層細化，最后可直接生成電路級描述。VHDL支持同步電路、異步電路和隨機電路的設(shè)計，這是其他硬件描述語言所不能比擬的。VHDL還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持模塊化設(shè)計，又支持層次化設(shè)計。支持廣泛、易于修改由于VHDL已經(jīng)成為IEEE標準所規(guī)范的硬件描述語言，大多數(shù)EDA工幾乎都支持VHDL，這為VHDL的進一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計過程中，主要的設(shè)計文件是用VHDL編寫的源代碼，因為VHDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。強大的系統(tǒng)硬件描述能力VHDL具有多層次的設(shè)計描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。另外，VHDL支持慣性延遲和傳輸延遲，還可以準確地建立硬件電路模型。VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。獨立于器件的設(shè)計、與工藝無關(guān)設(shè)計人員用VHDL進行設(shè)計時，不需要首先考慮選擇完成設(shè)計的器件，就可以集中精力進行設(shè)計的優(yōu)化。當設(shè)計描述完成后，可以用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。很強的移植能力VHDL是一種標準化的硬件描述語言，同一個設(shè)計描述可以被不同的工具所支持，使得設(shè)計描述的移植成為可能。易于共享和復(fù)用VHDL采用基于庫（Library）的設(shè)計方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計或使用以前設(shè)計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計中進行復(fù)用，可以使設(shè)計成果在設(shè)計人員之間進行交流和共享，減少硬件電路設(shè)計。Modelsim：簡介：Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段，是FPGA/ASIC設(shè)計的首選仿真軟件。主要特點RTL和門級優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺跨版本仿真；單內(nèi)核VHDL和Verilog混合仿真；源代碼模版和助手，項目管理集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、SignalSpy、虛擬對象VirtualObject、Memory窗口、Assertion窗口、源碼窗口顯示信號值、信號條件斷點等眾多調(diào)試功能C和Tcl/Tk接口，C調(diào)試；對SystemC的直接支持，和HDL任意混合；支持SystemVerilog的設(shè)計功能；對系統(tǒng)級描述語言的最全面支持，SystemVerilog，SystemC，PSL；可以單獨或同時進行行為（behavioral）、RTL級、和門級（gate-level）的代碼。電子秒表概述實驗任務(wù)：設(shè)計一個秒表圖1-1如圖1-1所示，為秒表的一個樣品圖，秒表的計時范圍為00’00”00~59’59”99，有兩個按鈕開關(guān)Start/Stop和Split/Reset，控制秒表的啟動、停止、分段和復(fù)位：在秒表已經(jīng)被復(fù)位的情況下，按下“Start/Stop”鍵，秒表開始計時。在秒表正常運行的情況下，如果按下“Start/Stop”鍵，則秒表暫停計時：再次按下改建，秒表繼續(xù)及時。在秒表正常運行的情況下，如果按下“Split/Reset”鍵，顯示停止在按鍵時的時間，但秒表仍然在計時，再次按下改建，秒表恢復(fù)正常顯示。在秒表暫停計時的情況下，按下“Split/Reset”鍵，秒表復(fù)位歸零。實驗條件：我們利用EDA軟件和HDL語言在EEC-FPGA實驗板上完成秒表的設(shè)計與實現(xiàn)。實驗板原理如圖所示。在項目開始設(shè)計時，首先要確定系統(tǒng)的需求并展開一個針對這些需求的計劃。設(shè)計方案及系統(tǒng)需求。系統(tǒng)需求和方案計劃輸入時鐘信號由48MHz的石英晶振提供，考慮到設(shè)計指標要求秒表精度為0．001秒，同時計數(shù)脈沖的時鐘輸入就應(yīng)該是頻率為1kHz的脈沖，所以先要設(shè)計一個48000分頻器，分頻器的輸出可作計數(shù)器的輸入；其次計數(shù)模塊設(shè)計應(yīng)綜合考慮秒表的計時范圍(1小時)和顯示輸出6位輸出，6位輸出中有三位是六進制輸出，其余三位是十進制輸出，所以可通過設(shè)計3個模十計數(shù)器和3個模六計數(shù)器來實現(xiàn)，其中較低位的進位輸出就是高位的計數(shù)輸入端?？刂颇K應(yīng)包括開始計時／停止計時、復(fù)位兩個按鈕，即電路設(shè)計經(jīng)常用到的使能端和清零端，這兩個控制端口直接接到計數(shù)器的清零和使能端即可實現(xiàn)復(fù)位、開始計時／停止計時；但是外圍使能輸入需要經(jīng)過控制電路后，才可變?yōu)橛嫈?shù)器可用的使能控制信號。因此在輸入使能信號和計數(shù)器使能輸入之間需設(shè)計一個控制模塊。顯示計數(shù)結(jié)果的模塊實現(xiàn)較為簡單，只需將六位計數(shù)結(jié)果通過七段譯碼電路接到輸出即可點亮數(shù)碼管，無需時序控制，直接用組合邏輯電路就可以實現(xiàn)。數(shù)碼管顯示可以采用掃描顯示，用分頻得到的1KHz時鐘信號的信號掃描一個多路選擇器，實現(xiàn)對六位已經(jīng)鎖存的計數(shù)結(jié)果的掃描輸出按照秒表的設(shè)計要求以及具備的客觀條件，在FPGA上設(shè)計的電路包括如下面這些組成部分：分頻器：計數(shù)器數(shù)據(jù)鎖存器控制器掃描顯示的控制電路按鍵消抖電路實驗設(shè)計詳述分頻器模塊：在基于EDA技術(shù)的數(shù)字電路系統(tǒng)設(shè)計中，分頻電路應(yīng)用十分廣泛。常常使用分頻電路來得到數(shù)字系統(tǒng)中各種不同頻率的控制信號。所謂分頻電路，就是將一個給定的頻率較高的數(shù)字輸入信號經(jīng)過適當處理后，產(chǎn)生一個或數(shù)個頻率較低的數(shù)字輸出信號。分頻電路本質(zhì)上是加法計數(shù)器的變種，其計數(shù)值有分頻常數(shù)N=fin/fout決定，其輸出不是一般計數(shù)器的計數(shù)結(jié)果，而是根據(jù)分頻常數(shù)對輸出信號的高，低電平控制。

本設(shè)計需要一個計時范圍為0.01s－59分59.99秒的秒表，首先需要獲得一個比較精確的計時基準信號，這里時周期為1/100

s的計時脈沖，所以采用一個標準時鐘信號源1KHZ經(jīng)分頻后獲得一個精確的100HZ的脈沖。設(shè)計完成的分頻器仿真如圖:按鍵處理模塊：按鍵處理模塊完成按鍵輸入的同步器、開關(guān)防顫動和脈沖寬度變換等功能，即當按鍵一次，輸出一個寬度為sys_clk周期的脈沖信號ButtonOut。

異步輸入信號主要有兩種，其一為開關(guān)（或按鍵）輸入，其二為來自不同時鐘域的由不同時鐘同步的信號。而異步輸入信號對系統(tǒng)的影響有以下幾點：

異步輸入不是總能滿足（它們所饋送的觸發(fā)器）建立和保持時間的要求。因此，異步輸入常常會把錯誤的數(shù)據(jù)鎖存到觸發(fā)器，或者使觸發(fā)器進入亞穩(wěn)態(tài)結(jié)構(gòu)。在該狀態(tài)下觸發(fā)器的輸出不能識別為1或0，如果沒有正確的處理，亞穩(wěn)態(tài)會導致嚴重的系統(tǒng)可靠性問題。

異步輸入信號的寬度是不確定的，如果是開關(guān)（或按鍵）輸入，當彈簧開關(guān)被按下或釋放時，機械觸點將立刻振動幾毫秒，產(chǎn)生一個不穩(wěn)定的開關(guān)信號。

實驗電路板上的按鍵如圖2-2所示：圖2-2仿真結(jié)果如圖：計時器模塊：在數(shù)字秒表系統(tǒng)中要用到各種計數(shù)器。計數(shù)器是在數(shù)字系統(tǒng)中使用最多的時序電路，它不僅能用于對時鐘脈沖計數(shù)，還可以用與分頻，定時，產(chǎn)生節(jié)拍脈沖和脈沖序列以及進行數(shù)字運算等。

計數(shù)器的原理是將幾個觸發(fā)器按照一定的順序連接起來，然后根據(jù)觸發(fā)器的狀態(tài)按照一定的規(guī)律隨時鐘的變化來記憶時鐘的個數(shù)。掌握了計數(shù)器的這個原理后，就很容易采用VHDL語言來對計數(shù)器進行描述了。

常用的計數(shù)方法有：同步計數(shù)器、可逆計數(shù)器、異步計數(shù)器。

同步計數(shù)器就是指在輸入時鐘信號脈沖的控制下，構(gòu)成計數(shù)器的各個觸發(fā)器的狀態(tài)同時發(fā)生變化的一類計數(shù)器?？赡嬗嫈?shù)器就是指在輸入時鐘信號脈沖的控制下，即可以進行遞增計數(shù)也可以進行遞減計數(shù)的一類特殊計數(shù)器。對于具體的可逆計數(shù)器來說，需要定義一個用來控制計數(shù)器方向的控制端口updown：當控制端口updown的值為邏輯?1?時，可逆計數(shù)器進行加1操作，即遞增計數(shù)；而當控制端口updown的值為?0?時，可逆計數(shù)器進行減1操作，即遞減計數(shù)。異步計數(shù)器就是指構(gòu)成計數(shù)器的低位計數(shù)觸發(fā)器的輸出作為相鄰計數(shù)觸發(fā)器的時鐘，這樣逐級串行連接起來的一類計數(shù)器。也就是說，每一個觸發(fā)器的翻轉(zhuǎn)時刻并不是由時鐘信號來同步的，而是由它的下一位觸發(fā)器的輸出決定，這種時鐘信號的連接方法稱為行波時鐘。因此，設(shè)計人員有時將由行波時鐘驅(qū)動的異步計數(shù)器稱為行波計數(shù)器。異步計數(shù)器與同步計數(shù)器的不同之處在于時鐘信號的提供方式不同，而其他方面則是完全相同的。由于異步計數(shù)器采用行波時鐘進行計數(shù)，因此會是使異步計數(shù)器延遲增加，從而影響了該計數(shù)器的使用范圍在本次設(shè)計中，采用同步計數(shù)器的方法，用硬件描述語言描述一個同步計數(shù)器，將低/高位計數(shù)器的輸出作為高/低位計數(shù)器的時鐘信號，在本設(shè)計中要用到兩個6進制計數(shù)器（仿真圖如4-3-1），和4個10進制計數(shù)器（仿真圖如4-3-2）圖4-3-1圖4-3-2控制器模塊：控制器是電路的核心，控制著整個電路的動作，在按鍵的控制下，輸出clear、count和stop三個控制信號分別控制計時模塊的工作狀態(tài)?？刂破鞯臓顟B(tài)示意圖如圖2-3控制器輸入的是經(jīng)過消抖電路后的“Start/Stop”鍵和“Split/Reset”鍵，輸出的是四種狀態(tài)，四種狀態(tài)分別輸出不同的三種控制信號。為了實現(xiàn)數(shù)字秒表的各種相應(yīng)功能，主控電路對各種輸入控制信號進行處理。作出相應(yīng)的調(diào)整，發(fā)出一系列的控制輸出信號。如對數(shù)字秒表實現(xiàn)復(fù)位操作，啟、?？刂疲约坝嫊r長度設(shè)置模式選擇。

主控電路的功能實現(xiàn)系統(tǒng)復(fù)位：

CLR信號，當CLR信號＝0時，整個系統(tǒng)復(fù)位：當CLR＝1時，系統(tǒng)進行計時或模式選擇。啟/停控制：

用于開始/結(jié)束計時操作。數(shù)字秒表的啟/停是通過控制送給計數(shù)器的時鐘來實現(xiàn)的。當按下鍵后，輸出端的狀態(tài)發(fā)生反轉(zhuǎn)。按鍵為“1”時。時鐘可通過與門，秒表處于計時狀態(tài)。當按鍵為“0”時，時鐘被屏蔽，計數(shù)器得不到時鐘脈沖，停止計數(shù)。

控制電路仿真如圖4-4-1所示：圖4-4-1鎖存器模塊：鎖存器的功能相當于一個閘門，決定著是否將每個時刻從計數(shù)器送出的實時信號送給譯碼顯示電路。當控制器送出的狀態(tài)中“正常顯示”無效（設(shè)計中取低電平）時，即將鎖存器使能端置于無效，實現(xiàn)鎖存，相當于關(guān)閉閘門。當“正常顯示”有效（設(shè)計中取高電平）時，即將鎖存器使能端置于有效，鎖存器等于一個導線，相當于開啟閘門。顯示模塊：顯示器件：常用的顯示器件有發(fā)光二極管、數(shù)碼管、液晶顯示器等，最常用的為數(shù)碼管。LED就是擁有PN連接的二極管半導體，在通電后釋放光子。該過程被稱為注入發(fā)光，發(fā)生于電子從N型材料填充到P型材料低能量孔的過程中。高能電子進入低能量孔時會釋放能量，產(chǎn)生光子。P型和N型材料層所使用的材料，以及兩者之間的間距決定了生成光線的波長和能量水平。

有多種材料可以用來生產(chǎn)LED，而目前比較普遍的應(yīng)用是砷化鋁鎵(AlGaAs)、磷化鋁銦鎵(AlInGaP)和氮化銦鎵(InGaN)。磷化鋁銦鎵一般用來產(chǎn)生紅光和黃光；而氮化銦鎵一般用來產(chǎn)生藍光和綠光——這些材料生成的光子都在可視光譜之內(nèi)。結(jié)合新的生產(chǎn)架構(gòu)，它們可以被做成極亮的LED，用于一般照明和汽車照明。

LED數(shù)碼管動態(tài)顯示原理

:數(shù)碼管的顯示一般分為靜態(tài)顯示和動態(tài)顯示這兩種驅(qū)動方式。靜態(tài)驅(qū)動方式的主要特點是，每個數(shù)碼管都有相互獨立的數(shù)據(jù)線，并且所有的數(shù)碼管被同時點亮；這種驅(qū)動方式的缺點是占用I/O口線比較多。動態(tài)驅(qū)動方式則是所有數(shù)碼管共用一組數(shù)據(jù)線（a~g），數(shù)碼管被輪流點亮。因此，動態(tài)顯示驅(qū)動方式中每個數(shù)碼管都要有一個點亮輸入控制輸入端口，該端口即為數(shù)碼管的共陰極端或共陽極端。

以共陰極數(shù)碼管為例，說明6位動態(tài)掃描顯示原理。工作時，6個數(shù)碼管輪流顯示：控制器先送出第一位數(shù)碼管的數(shù)據(jù)（a~g），同時使B0為高電平（B1~B5為低電平），此時只有第一位數(shù)碼管被點亮；再送出第二位數(shù)碼管的數(shù)據(jù)并置B1為高電平（其余為低電平），點亮第二位數(shù)碼管……；以此類推，循環(huán)往復(fù)。雖然動態(tài)掃描同一時刻只有一個數(shù)碼管被點亮，但當掃描頻率較快時（每個數(shù)碼管每秒顯示50次以上），可穩(wěn)定不閃爍的顯示6個數(shù)據(jù)。在本次設(shè)計中我將采用數(shù)碼管靜態(tài)顯示電路的來設(shè)計，其中7段數(shù)碼管顯示器由7根顯示數(shù)碼管組成，對每一碼管，用一位二進制表示。若該數(shù)碼管的為共陰極數(shù)碼管，則該位為1時，表示此數(shù)碼管發(fā)光，如為0，表示此數(shù)碼管不發(fā)光，對7個數(shù)碼管進行編號。共陽極數(shù)碼管則正好相反如圖4-6-1所示的七段數(shù)碼管，本實驗板所用的數(shù)碼管為低電平有效的，當需要顯示不同的數(shù)字時，將a~g置于不同的電平，顯示出不同的數(shù)字。

圖4-6-1顯示譯碼電路原理：以1kHZ時鐘作為掃描信號，定義一個3位二進制q，每個時鐘上升沿循環(huán)輸出000~111形成一個模八計數(shù)器，將q送給3-8譯碼器，進行片選，同時將q作為地址信號。當選中相應(yīng)的片時，地址信號控制從八個譯碼電路輸入信號中選擇與該片相對應(yīng)的信號。將選擇的四位二進制信號再送入一個譯碼器，經(jīng)過譯碼賦值給a~g，就能實現(xiàn)在相應(yīng)的片上顯示相應(yīng)的數(shù)字（或符號）。顯示譯碼電路原理圖如圖4-6-2所示：圖4-6-2顯示譯碼電路仿真圖如圖4-6-3所示：圖4-6-3實驗總框圖：實驗總結(jié)實驗結(jié)論：通過設(shè)計，秒表功能實現(xiàn)為：由FPGA板上的key1，key2控制秒表，從FPGA的運行結(jié)果來看，其功能符合實驗設(shè)計要求。采用Modesim仿真，測試各程序模塊，實驗結(jié)果與各模塊功能相符?？傮w來說，實驗設(shè)計完成。參考文獻JohnF.Edition《DigitalDesign》，機械工業(yè)出版社VolneiA.Pedroni《CircuitDesignwithVHDL》陳耀和.《VHDL語言設(shè)計技術(shù)》，電子工出業(yè)版社，2004(3)附錄1、頂層文件libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitytopfileisPort(clk_jingzhen:inSTD_LOGIC;start:inSTD_LOGIC;reset:inSTD_LOGIC;sel_out:outSTD_LOGIC_VECTOR(2downto0);led_out:outSTD_LOGIC_VECTOR(6downto0);G:outSTD_LOGIC);endtopfile;architectureBehavioraloftopfileissignala1,a2:std_logic;分頻器輸出信號 signalb1,b2:std_logic;消抖電路輸出信號 signalc1,c2,c3:std_logic;控制器輸出信號 signald1,d2,d3,d4,d5,d6:std_logic_vector(3downto0);計數(shù)器輸出信號 signale1,e2,e3,e4,e5,e6:std_logic_vector(3downto0);鎖存器輸出信號componentfenpinis Port(clk_in:inSTD_LOGIC;clkout_1k:outSTD_LOGIC;clkout_100:outSTD_LOGIC); endcomponent; componentxiaodou_startis Port(clk_xiaodou:inSTD_LOGIC;start_in:inSTD_LOGIC;start_out:outSTD_LOGIC); endcomponent; componentxiaodou_resetis Port(clk_xiaodou:inSTD_LOGIC;reset_in:inSTD_LOGIC;reset_out:outSTD_LOGIC); endcomponent; componentjishujilianis Port(clkjishu:inSTD_LOGIC;enjishu:inSTD_LOGIC;clrjishu:inSTD_LOGIC;out1:outSTD_LOGIC_VECTOR(3downto0);out2:outSTD_LOGIC_VECTOR(3downto0);out3:outSTD_LOGIC_VECTOR(3downto0);out4:outSTD_LOGIC_VECTOR(3downto0);out5:outSTD_LOGIC_VECTOR(3downto0);out6:outSTD_LOGIC_VECTOR(3downto0)); endcomponent; componentcontrolleris Port(clk_con:inSTD_LOGIC;start_con:inSTD_LOGIC;reset_con:inSTD_LOGIC;jishu_rst:outSTD_LOGIC;jishu_en:outSTD_LOGIC;latch_con:outSTD_LOGIC); endcomponent; componentsuocunis Port(latch_in:inSTD_LOGIC;a1:inSTD_LOGIC_VECTOR(3downto0);a2:inSTD_LOGIC_VECTOR(3downto0);a3:inSTD_LOGIC_VECTOR(3downto0);a4:inSTD_LOGIC_VECTOR(3downto0);a5:inSTD_LOGIC_VECTOR(3downto0);a6:inSTD_LOGIC_VECTOR(3downto0);hs:outSTD_LOGIC_VECTOR(3downto0);ts:outSTD_LOGIC_VECTOR(3downto0);sl:outSTD_LOGIC_VECTOR(3downto0);sh:outSTD_LOGIC_VECTOR(3downto0);ml:outSTD_LOGIC_VECTOR(3downto0);mh:outSTD_LOGIC_VECTOR(3downto0)); endcomponent; componentxianshikongzhiis Port(clk_xianshi:inSTD_LOGIC;msec_l:inSTD_LOGIC_VECTOR(3downto0);msec_h:inSTD_LOGIC_VECTOR(3downto0);sec_l:inSTD_LOGIC_VECTOR(3downto0);sec_h:inSTD_LOGIC_VECTOR(3downto0);min_l:inSTD_LOGIC_VECTOR(3downto0);min_h:inSTD_LOGIC_VECTOR(3downto0);sel:outSTD_LOGIC_VECTOR(2downto0);led:outSTD_LOGIC_VECTOR(6downto0)); endcomponent;beginG<='0';u1:fenpinportmap(clk_in=>clk_jingzhen, clkout_1k=>a1, clkout_100=>a2); u2:xiaodou_startportmap(clk_xiaodou=>a2,start_in=>start,start_out=>b1); u3:xiaodou_resetportmap(clk_xiaodou=>a2,reset_in=>reset,reset_out=>b2); u4:jishujilianportmap(clkjishu=>a2,enjishu=>c2,clrjishu=>c1,out1=>d1,out2=>d2,out3=>d3,out4=>d4,out5=>d5,out6=>d6); u5:controllerportmap(clk_con=>a2,start_con=>b1,reset_con=>b2,jishu_rst=>c1,jishu_en=>c2,latch_con=>c3); u6:suocunportmap(latch_in=>c3,a1=>d1,a2=>d2,a3=>d3,a4=>d4,a5=>d5,a6=>d6,hs=>e1,ts=>e2,sl=>e3,sh=>e4,ml=>e5,mh=>e6); u7:xianshikongzhiportmap(clk_xianshi=>a1,msec_l=>e1,msec_h=>e2,sec_l=>e3,sec_h=>e4,min_l=>e5,min_h=>e6,sel=>sel_out,led=>led_out);endBehavioral;2、分頻器libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityfenpinisPort(clk_in:inSTD_LOGIC;clkout_1k:outSTD_LOGIC;clkout_100:outSTD_LOGIC);endfenpin;architectureBehavioraloffenpinissignalcnt1:integerrange0to23999:=0;signalcnt2:integerrange0to4:=0;signalx,y:STD_LOGIC:='0';beginprocess(clk_in)begin ifrising_edge(clk_in)then ifcnt1=23999then cnt1<=0; x<=notx; elsecnt1<=cnt1+1;endif; endif;endprocess;clkout_1k<=x;process(x)begin ifrising_edge(x)then ifcnt2=4then cnt2<=0; y<=noty; else cnt2<=cnt2+1; endif; endif;endprocess;clkout_100<=y;endBehavioral;3、消抖電路libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityxiaodou_startisPort(clk_xiaodou:inSTD_LOGIC;start_in:inSTD_LOGIC;start_out:outSTD_LOGIC);endxiaodou_start;architectureBehavioralofxiaodou_startissignalcnt:std_logic_vector(1downto0);signalk1,k2:std_logic;beginprocess(clk_xiaodou,start_in)begin iffalling_edge(clk_xiaodou)then ifcnt=3then k1<='1'; else k1<='0'; cnt<=cnt+1; endif; k2<=k1; endif; ifstart_in='0'then cnt<="00"; endif;endprocess;start_out<=(notk1)andk2;endBehavioral;libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityxiaodou_startisPort(clk_xiaodou:inSTD_LOGIC;start_in:inSTD_LOGIC;start_out:outSTD_LOGIC);endxiaodou_start;architectureBehavioralofxiaodou_startissignalcnt:std_logic_vector(1downto0);signalk1,k2:std_logic;beginprocess(clk_xiaodou,start_in)begin iffalling_edge(clk_xiaodou)then ifcnt=3then k1<='1'; else k1<='0'; cnt<=cnt+1; endif; k2<=k1; endif; ifstart_in='0'then cnt<="00"; endif;endprocess;start_out<=(notk1)andk2;endBehavioral;4、控制電路libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitycontrollerisPort(clk_con:inSTD_LOGIC;start_con:inSTD_LOGIC;reset_con:inSTD_LOGIC;jishu_rst:outSTD_LOGIC;jishu_en:outSTD_LOGIC;latch_con:outSTD_LOGIC);endcontroller;architectureBehavioralofcontrollerissignalc_state:std_logic_vector(2downto0):="111";signaln_state:std_logic_vector(2downto0);signala:std_logic_vector(1downto0);begina<=start_con&reset_con;p1:process(a)begincasec_stateis when"111"=>caseais復(fù)位狀態(tài) when"10"=>n_state<="011"; whenothers=>n_state<="111"; endcase; when"011"=>caseais正常顯示狀態(tài)when"01"=>n_state<="010"; when"10"=>n_state<="001"; whenothers=>n_state<="011"; endcase; when"001"=>caseais暫停狀態(tài)when"01"=>n_state<="111"; when"10"=>n_state<="011"; whenothers=>n_state<="001"; endcase; when"010"=>caseais顯示鎖定狀態(tài) when"01"=>n_state<="011"; whenothers=>n_state<="010"; endcase; whenothers=>n_state<="111";endcase;endprocess;p2:process(clk_con)beginifrising_edge(clk_con)thenc_state<=n_state;endif;endprocess;jishu_rst<=c_state(2);jishu_en<=c_state(1);latch_con<=c_state(0);endBehavioral;5、計數(shù)器libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;UncommentthefollowinglibrarydeclarationifinstantiatinganyXilinxprimitivesinthiscode.--libraryUNISIM;--useUNISIM.VComponents.all;entityjishujilianisPort(clkjishu:inSTD_LOGIC;enjishu:inSTD_LOGIC;clrjishu:inSTD_LOGIC;out1:outSTD_LOGIC_VECTOR(3downto0);out2:outSTD_LOGIC_VECTOR(3downto0);out3:outSTD_LOGIC_VECTOR(3downto0);out4:outSTD_LOGIC_VECTOR(3downto0);out5:outSTD_LOGIC_VECTOR(3downto0);out6:outSTD_LOGIC_VECTOR(3downto0));endjishujilian;architectureBehavioralofjishujilianiscomponentjishu6is port(rst,clk,en:instd_logic; carry_out:outstd_logic; count6:outstd_logic_vector(3downto0));endcomponent; componentjishu10is port(rst,clk,en:instd_logic; carry_out:outstd_logic; count10:outstd_logic_vector(3downto0));endcomponent;signalc1,c2,c3,c4,c5,c6:std_logic; begins1:jishu10portmap(rst=>clrjishu, clk=>clkjishu, en=>enjishu, carry_out=>c1, count10=>out1); s2:jishu10portmap(rst=>clrjishu, clk=>clkjishu, en=>c1, carry_out=>c2, count10=>out2); s3:jishu10portmap(rst=>clrjishu, clk=>clkjishu, en=>c2, carry_out=>c3, count10=>out3); s4:jishu6portmap(rst=>clrjishu, clk=>clkjishu, en=>c3, carry_out=>c4, count6=>out4); s5:jishu10portmap(rst=>clrjishu, clk=>clkjishu, en=>c4, carry_out=>c5, count10=>out5); s6:jishu6 portmap(rst=>clrjishu, clk=>clkjishu, en=>c5, carry_out=>c6, count6=>out6); endBehavioral;6、鎖存器libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;