數(shù)電試題庫試卷

.將二進(jìn)制數(shù)化為等值的十進(jìn)制和十六進(jìn)制:（1100101）2=（ 101 ）10=（ 65）16.寫出下列二進(jìn)制數(shù)的原碼和補碼：（-1011）2=（11011 ）原=（10101 ）補.輸出低電平有效的3線-8線譯碼器的輸入為110時，其8個輸出端Y7?Y0的電平依次為。.寫出J、K觸發(fā)器的特性方程：Q*=JQ+HQ;.TTL集電極開路門必須外接―上拉電阻才能正常工作。.余3碼對應(yīng)的8421碼為（A）。A.01010101B.C.D..使邏輯函數(shù)F=（4+*）（B+0（4+C）為0的邏輯變量組合為（D）A.ABC=000B.ABC=010C.ABC=011D.ABC=110.標(biāo)準(zhǔn)或-與式是由（C）構(gòu)成的邏輯表達(dá)式。A.與項相或B.最小項相或C.最大項相與D.或項相與4.由或非門構(gòu)成的基本R、S觸發(fā)器，則其輸入端R、S應(yīng)滿足的約束條件為（B）。A.R+S=OB.RS=OC.R+S=1D.RS=1.一個8選一數(shù)據(jù)選擇器的地址輸入端有（C）個。.RAM的地址線為16條，字長為32,則此RAM的容量為（D）。A.16X32位B.16Kx32位C.32Kx32位X32位.要使JK觸發(fā)器在時鐘作用下的次態(tài)與現(xiàn)態(tài)相反，JK端取值應(yīng)為（D）。A.JK=00B.JK=01 C.JK=10 D.JK=11.用8個觸發(fā)器可以記憶（D）種不同狀態(tài).

816C.128D.256816C.128D.256.多諧振蕩器可以產(chǎn)生下列哪種波形（B）A.正弦波 B.矩形脈沖C.三角波D.鋸齒波.輸出在每個時鐘周期翻轉(zhuǎn)一次的觸發(fā)器是（A）。A.T’觸發(fā)器B.T觸發(fā)器C.D觸發(fā)器D.JK觸發(fā)器.對于CMOS的與非門，若其一個輸入端不用時，最好應(yīng)該如何處理（C）A.接地B,懸空C.通過電阻接電源D,以上都可.當(dāng)TTL與非門的輸入端懸空時相當(dāng)于輸入為（B）A.邏輯0B.邏輯1C.不確定在下列電路中，只有（C）屬于組合邏輯電路.A.觸發(fā)器B.計數(shù)器C.數(shù)據(jù)選擇器D.寄存器..數(shù)碼管的每個顯示線段是由（B）構(gòu)成的.A.燈絲 B.發(fā)光二極管 C.發(fā)光三極管D.熔絲..邏輯函數(shù)F=A十B和G=A0B滿足關(guān)系（A）。A.F=G' B.F=G'+1C.F'=G'D.F=G.下列四種類型的邏輯門中，可以用（D）實現(xiàn)三種基本運算。A.與門 B.或門C.非門 D.與非門.邏輯函數(shù)F（A,B,C）=￡m（1,2,3,6）;G（A,B,C）=￡m（0,2,3,4,5,7）則F和G相“與”的結(jié)果是（A）。A.m2+m3B.1 C.A'+BD.A+B.某移位寄存器的時鐘脈沖頻率為100KHZ,欲將存放在該寄存器中的數(shù)左移4位，完成該操作需要（B）時間。Us|ds |ds.將D觸發(fā)器改造成T觸發(fā)器，圖1所示電路中的虛線框內(nèi)應(yīng)是（D）。

A.或非門B.與非門C.異或門D.同或門20.8位DAC轉(zhuǎn)換器，設(shè)轉(zhuǎn)換系數(shù)k=，數(shù)字01000001轉(zhuǎn)換后的電壓值為(B)V。A. D.L10=( )162.寫出函數(shù)F=A+(BC，+((CD)')'的反函數(shù)=AC，+(AD)'.對共陽接法的發(fā)光二極管數(shù)碼顯示器，應(yīng)采用—低電平驅(qū)動的七段顯示譯碼器。.輸出低電平有效的二-十進(jìn)制譯碼器的輸入為0110時，其輸出端Y；~Y1的電平為11。一個時序電路，在時鐘作用下，狀態(tài)變化是000-0-00-011….，作為計數(shù)器，為_5進(jìn)制計數(shù)器，還有2個偏離狀態(tài)。A/D轉(zhuǎn)換過程是通過取樣、保持、_量化、編碼四個步驟完成的。在256X4位RAM中，每個地址有_4個存儲單元。.只有當(dāng)決定一件事的幾個條件全部不具備時，這件事才不會發(fā)生，這種邏輯關(guān)系為(CA.與邏輯關(guān)系為(CA.與B.與非)。C.或D.或非.與函數(shù)AB+AC+B，C相等的表達(dá)式為（C ）。A.AB+AC B.AB+B'C C.AB+CD.AC+B'C.扇出系數(shù)是指邏輯門電路（C）。A.輸入電壓與輸入電壓之間的關(guān)系數(shù)B.輸出電壓與輸入電流之間的關(guān)系數(shù)C.輸出端帶同類門的個數(shù)D.輸入端數(shù).TTL與非門多余端的處理，不能將它們（D）。A.與有用輸入端連在一起 B.懸空C.接正電源 D.接地.一個8選一數(shù)據(jù)選擇器的地址輸入端有（C）個。.為實現(xiàn)將JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器，應(yīng)使（A）。A.J=D,K=D' B.K=D,J=D'C.J=K=D D.J=K=D'.同步時序電路和異步時序電路的差異在于后者（B）A.沒有觸發(fā)器 B.沒有統(tǒng)一的時鐘脈沖控制C.沒有穩(wěn)定狀態(tài) D.輸出只與內(nèi)部狀態(tài)有關(guān).四級移位寄存器,現(xiàn)態(tài)為0111,經(jīng)右移一位后其次態(tài)為（A）?；蛘?011 或者1110或者1110 或者1111.為把50HZ正弦波變換成周期性矩形波，應(yīng)選用（A）。A.施密特觸發(fā)器B.單穩(wěn)態(tài)觸發(fā)器C.多諧振蕩器 D.譯碼器.要構(gòu)成容量為1KX8的RAM,需要（A ）片容量為256X4的RAM。.如果采用二進(jìn)制代碼為200份文件順序編碼,最少需用8位。.和二進(jìn)制數(shù)（）2等值的十進(jìn)制數(shù)為。.二進(jìn)制數(shù)（+0000110）2的原碼為_00000110、反碼為—00000110補碼為—00000110。.邏輯函數(shù)式A十0的值為一A 。.邏輯函數(shù)式丫=A,BC，+AC，+B,C的最小項之和的形式為A/B，C+A，BC，+AB，C，+AB，C+ABC，.組合邏輯電路的特點是—任何時刻的輸出只由當(dāng)時的輸入決定，與電路的其它狀態(tài)無關(guān)。.若存儲器的容量為512Kx8位，則地址代碼應(yīng)取 19位。.D/A轉(zhuǎn)換器的主要技術(shù)指標(biāo)是轉(zhuǎn)換精度和轉(zhuǎn)換速度 。.邏輯代數(shù)中的三種基本運算指（C）。（a）加、減運算（b）乘、除運算（c）與、或、非運算（d）優(yōu)先級運算.若兩個邏輯式相等，則它們的對偶式（D）。（a）不一定相等（b）可能為0 （c）可能為1 （d）一定相等.正邏輯的高電平表示為（B）。（a）0 （b）1 （c）原變量（d）反變量.三態(tài)門電路的輸出可以為高電平、低電平及（C）。（a）0 （b）1 （c）高阻態(tài) （d）導(dǎo)通狀態(tài).隨著計數(shù)脈沖的不斷輸入而作遞增計數(shù)的計數(shù)器稱為（A）。（a）加法計數(shù)器（b）減法計數(shù)器（c）可逆計數(shù)器（d）加/減計數(shù)器一、填空題（每空1分，共20分）：.尋址容量為2KX8的RAM需要11根地址線。. （-42）1°的反碼為； （+42）1°的補碼為00101010。（用8位二進(jìn)制表示）.圖（1）為8線-3線優(yōu)先編碼器，優(yōu)先權(quán)最高的是I, ，當(dāng)同時輸入7一13、I；時，輸出Y'彳Y0:100。.一個8位D/A轉(zhuǎn)換器的最小輸出電壓增量為，當(dāng)輸入代碼為時，輸出電壓為。.Y=ABA'C：在 B=C=1條件下，可能存在0型冒險。.（84）=（1010100 ）=（54 ）=（10 2 16 8421BCD碼.A十1二A；A十0=A。.對n個變量來說，最小項共有2M個;所有的最小項之和恒為」—。.用TTL門電路驅(qū)動CMOS門電路必須考慮電壓是否匹配問題。.已知施密特觸發(fā)器的電壓傳輸特性曲線如圖（2）所示：

圖(1)圖⑵則該施密特觸發(fā)器的U=7V圖(1)圖⑵則該施密特觸發(fā)器的U=7V、U「―3V、JU=4V是同相(同相還是反相)施密特觸發(fā)器。二、判斷題(對的打J,錯的打X;每小題1分，共10分)：(0)1、對于或門、或非門電路不用的輸入端都可以通過一個電阻接地。(1)2、轉(zhuǎn)換精度和轉(zhuǎn)換速度是衡量ADC和DAC性能優(yōu)劣的主要標(biāo)志。(0)3、把一個5進(jìn)制計數(shù)器與一個10進(jìn)制計數(shù)器級聯(lián)可得到15進(jìn)制計數(shù)器。(1)4、優(yōu)先編碼器只對同時輸入的信號中的優(yōu)先級別最高的一個信號編碼。(0)5、若逐次逼近型ADC的輸出為8位，設(shè)時鐘脈沖頻率為1MHz,則完成一次轉(zhuǎn)換操作需要8us。(1)6、施密特觸發(fā)器的回差越大，電路的抗干擾能力超強，但電路的觸發(fā)靈敏度將越低。(0)7、數(shù)值比較器、寄存器都是組合邏輯電路。(0)8、若TTL門電路和CMOS門電路的電源電壓都為5V，則它們的輸出電壓幅度也相等。(1)9、雙積分ADC具有抗干擾能力強、穩(wěn)定性好，但轉(zhuǎn)換速度慢的特點。(0)10、單穩(wěn)態(tài)觸發(fā)器的分辨時間L，由外加觸發(fā)脈沖決定。TOC\o"1-5"\h\z.若將一個JK觸發(fā)器變成一位二進(jìn)制計數(shù)器，則(4 )。J=K=0 (2)J=0、K=1 (3)J=1、K=0 (4)J=K二1.有一組合邏輯電路，包含7個輸入變量，7個輸出函數(shù)，用一個PROM實現(xiàn)時應(yīng)采用的規(guī)格是(3 )。(1)64 8 (2)256 4 (3)256 8 (4)1024 8.在異步六進(jìn)制加法計數(shù)器中，若輸入CP脈沖的頻率為36kHz，則進(jìn)位輸出CO的頻率為(3 )。(1)18kHz(2)9kHz(3)6kHz(4)4kHz.要構(gòu)成容量為1KX8的RAM,需要(2 )片容量為256X4的RAM。(1)4 (2)8 (3)16 (4)32.若某模擬輸入信號含有200Hz、600Hz、1KHz、3KHz等頻率的信號，則該ADC電路的采樣頻率應(yīng)大于等于(4 )。(1)400Hz (2) (3)2KHz (4)6KHz.N個觸發(fā)器可以構(gòu)成能寄存(2 )位二進(jìn)制數(shù)碼的寄存器。N-1 (2)N (3)N+1 (4)2n.時鐘為1MHz的移位寄存器，串行輸入數(shù)據(jù)經(jīng)8us后到達(dá)串行輸出端，則該寄存器的位數(shù)為(2 )。(1)3 (2)4 (3)5 (4)6.若接通電源后能自動產(chǎn)生周期性的矩形脈沖信號，則可選擇(3 )。(1)施密特觸發(fā)器 2)單穩(wěn)態(tài)觸發(fā)器 (3)多諧振蕩器 (4)T,觸發(fā)器.一個四位二進(jìn)制加法計數(shù)器的起始值為0110,經(jīng)過30個時鐘脈沖作用之后的值為(1 )。(1)0100 (2)0101 (3)0110 (4)011110.正邏輯的“0”表示(4)。(1)0V (2)+5V(3)高電平(4)低電平二、填空題(每空1分，共20分)：.石英晶體多諧振蕩器的振蕩頻率為：_石英晶體的固有諧振頻率 . (46)10=( 101110)2=(2E)16=(1000110 )8421BCD碼.圖(1)為8線-3線優(yōu)先編碼器，優(yōu)先權(quán)最高的是上，當(dāng)同時輸入4、4時，輸出彳彳Y00'= 010。.用CMOS門電路驅(qū)動TTL門電路必須考慮電流是否匹配問題。.一個雙輸入端的TTL與非門和一個雙輸入端的CMOS與非門，它們的輸入端均是一端接高電平，另一端通過一個10k的電阻接地，則TTL與非門輸出為低電平，CMOS與非門輸出為高電平。. (+35)10的反碼為—00100011;(-35)1°的補碼為。(用8位二進(jìn)制表示)

條件下，可能存在1型.Y=(A+B)(A+C)：在條件下，可能存在1型冒險。10.已知施密特觸發(fā)器的電壓傳輸特性曲線如圖(2)所示:艱“好圖(1)>Ui(V)圖⑵江圖(1)>Ui(V)圖⑵則該施密特觸發(fā)器的U=6V、U二2V、AU=4V是—反相(同相還是反相)施密特觸發(fā)器。三、判斷題(對的打J,錯的打X；每小題1分，共10分)：(1)1、普通的邏輯門電路的輸出端不可以并聯(lián)在一起，否則可能會損壞器件。(0)2、單穩(wěn)態(tài)觸發(fā)器的輸出脈寬是指暫穩(wěn)態(tài)的持續(xù)時間，它由外加觸發(fā)脈沖決定。(0)3、門電路的噪聲容限越小，抗干擾能力越強。(0)4、共陰接法發(fā)光二極管數(shù)碼顯示器需選用有效輸出為低電平的七

段顯示譯碼器來驅(qū)動。(1)5、雙積分ADC具有抗干擾能力強、穩(wěn)定性好，但轉(zhuǎn)換速度慢的特點。(0)6、尋址容量為8KX4的RAM需要10根地址線。(1)7、格雷碼具有任何相鄰碼只有一位碼元不同的特性。(1)8、轉(zhuǎn)換精度和轉(zhuǎn)換速度是衡量ADC和DAC性能優(yōu)劣的主要標(biāo)志。(1)9、若逐次逼近型ADC的輸出為8位，設(shè)時鐘脈沖頻率為1MHz,則完成一次轉(zhuǎn)換操作需要10us。(0)10、存放CMOS電路的容器可以是任意材料制成的。.組合邏輯電路輸入端信號同時向相反方向變化時，其輸出端(2 )。(1)一定輸出尖峰脈沖(1)一定輸出尖峰脈沖(2)有可能輸出尖峰脈沖(3)尖峰脈沖不可以控制 (4)都不是TOC\o"1-5"\h\z.三極管作為開關(guān)使用時主要工作在(4 )。(1)飽和區(qū)、放大區(qū) (2)擊穿區(qū)、截止區(qū)(3)放大區(qū)、擊穿區(qū) (4)飽和區(qū)、截止區(qū).某ADC電路的全量程為10V,為了獲得分辨率為10mV,則該電路的輸入數(shù)字量至少為(4 )位。(1)7 (2)8 (3)9 (4)10.利用PAL產(chǎn)生一組有4個輸入變量，3個輸出的組合邏輯函數(shù)，每個函數(shù)所包含與項的最大數(shù)是6個，則所選PAL的輸入端數(shù)，與項數(shù)，以及輸出端數(shù)是(3 )。(1)8,18,3 (2)4,18,3 (3)4,6,3 (4)8,6,3.組合邏輯電路與時序邏輯電路的主要區(qū)別是「(1)任意時刻的輸出信號與前一時刻的電路狀態(tài)是否有關(guān) (2)是否包含門電路(3)輸入與輸出信號的個數(shù) (4)包含門電路的數(shù)量.要構(gòu)成容量為4KX8的RAM,需要」片容量為1KX2的RAM。

(1)4 (2)8 (3)16 (4)32.若輸入CP脈沖的頻率為10kHz,通過某計數(shù)器后輸出信號的頻率為1kHz；TOC\o"1-5"\h\z則該計數(shù)器的模為( 3 )。(1)4 (2)8 (3)10 (4)12.邏輯函數(shù)F(A,B,C)=B+A,C的最小項之和標(biāo)準(zhǔn)表達(dá)式為(1 )。F二工(1,2,3,6,7) (2)F=工(1,2,4,6,7)(3)F二工(1,2,5,6,7) (4)F=工(1,2,4,5,7).時鐘為1MHz的移位寄存器，串行輸入數(shù)據(jù)經(jīng)8us后到達(dá)并行輸出端，則該寄存器的位數(shù)為(3 )。(1)4 (2)6 (3)8 (4)10.當(dāng)T觸發(fā)器T=1時，觸發(fā)器具有2功能。(1)保持(2)計數(shù)(3)禁止(4)預(yù)置位一、填空題(每空1一、填空題(每空1分，共10分)

1、()2=( )10=(BA2、已知函數(shù)F=A十B,( ((AB乂A，B))(((A，+B)(A+B'))')16°則F的與非-與非表達(dá)式為),與或非表達(dá)式為)°4、OC門工作時的條件是(外接電源和上拉電阻 )°5、對于JK觸發(fā)器，若J二K，則可構(gòu)成(T )觸發(fā)器；若J二K二則可構(gòu)成(D)觸發(fā)器。二、選擇題(每題2分，共30分)(1-10為單項選擇題)1、函數(shù)A十B與A'十B'(C)A、互為反函數(shù) B、互為對偶式C、相等D、以上都不對2、硅二極管導(dǎo)通和截止的條件是（C）A、Vd>Vd<B、Vd>Vd<c、vd>vd<d、vd>vd<3、標(biāo)準(zhǔn)與或式是由（D ）構(gòu)成的邏輯表達(dá)式A、最大項之和 B、最小項之積C、最大項之積 D、最小項之和4、為實現(xiàn)F=ABCD,下列電路接法正確的是（B）VccA B C D5、下列電路中屬于組合邏輯電路的是（C）A、觸發(fā)器B、計數(shù)器C、數(shù)據(jù)選擇器D、寄存器6、RS觸發(fā)器的約束條件是（A）A、RS=0B、R+S=1C、RS=1D、R+S=07、用觸發(fā)器設(shè)計一個17進(jìn)制的計數(shù)器所需觸發(fā)器的數(shù)目是⑴ ）A、2 B、3 C、4 D、58、多諧振蕩器可產(chǎn)生的波形是（B）A、正弦波B、矩形脈沖C、三角波D、鋸齒波9、要構(gòu)成容量為4Kx8的RAM,需容量為256x4的RAM（C）人、2個 Bx4個以32個口、8個10、下來不屬于模數(shù)轉(zhuǎn)換步驟的是（C）A、采樣B、保持C、濾波D、編碼（11-15為多項選擇題）11、下列說法中不正確的是（BCD ）A、已知邏輯函數(shù)A+B=AB,則A=BB、已知邏輯函數(shù)A+B=A+C，則B=CC、已知邏輯函數(shù)AB=AC，則B=CD、已知邏輯函數(shù)A+B=A，則B=112、以下代碼中為無權(quán)碼的是（BC）A、8421BCD碼B、余三碼C、格雷碼D、5421碼13、TTL與非門的輸入端懸空時相當(dāng)于輸入為（AC）A、邏輯1B、邏輯0C、高電平D、低電平14、D/A轉(zhuǎn)換器主要的技術(shù)指標(biāo)有（ABD）A、分辨率B、轉(zhuǎn)換誤差C、轉(zhuǎn)換精度D、轉(zhuǎn)換速度15、存儲器的擴展方式有（AB）A、位擴展B、字?jǐn)U展C、字節(jié)擴展口、雙字?jǐn)U展一、填空題（每空1分，共10分）1、（）10=（ ）2（小數(shù)點后面取4位有效數(shù)字）二（ ）162、如圖所示的可編程邏輯陣列電路中，Y二1（廠q/I2I3Ij4?jq214 ），丫二Y2=I1十I2 2（ ）。3、TS門輸出的三種狀態(tài)為高電平，低電平，高阻態(tài)4、4、對于JK觸發(fā)器，若J二KJ則構(gòu)成（D）觸發(fā)器，若J=K=1,則構(gòu)成（T, ）觸發(fā)器。5、若ROM具有10條地址線和8條數(shù)據(jù)線，則存儲容量為（8K）位，可以存儲（1024 ）字節(jié)。二、選擇題（每題2分，共30分）（1-10為單項選擇題）1、對TTL門電路，如果輸入端懸空則其等效為（A）A、邏輯1B、邏輯0C、接地D、任意選擇2、n個變量可以構(gòu)成（C）個最小項A、nB、2nC、2nD、2n+13、8位DAC轉(zhuǎn)換器，設(shè)轉(zhuǎn)換系數(shù)k=，數(shù)字01000001轉(zhuǎn)換后的電壓值為（B）V。A、B、C、 D、4、標(biāo)準(zhǔn)與或式是由（D）構(gòu)成的邏輯表達(dá)式A、最大項之和B、最小項之積C、最大項之積D、最小項之和5、邏輯函數(shù)F（A,B,C）=￡m（1,2,3,6）;G（A,B,C）=￡m（0,2,3,4,5,7）則F和G相“與”的結(jié)果是（A）。A、m2+m3 B、1C、A+BD、A+B6、下列電路中屬于組合邏輯電路的是（C）A、觸發(fā)器B、計數(shù)器C、數(shù)據(jù)選擇器D、寄存器7、RS觸發(fā)器的約束條件是（A）A、RS=0B、R+S=1C、RS=1D、R+S=08、要構(gòu)成容量為4Kx8的RAM,需容量為256x4的RAM（C）人、2個Bx4個Cx32個口、8個9、四位的移位寄存器,現(xiàn)態(tài)為0111,經(jīng)右移一位后其次態(tài)為（A）或者1011 或者1110或者1110 或者111110、5個觸發(fā)器構(gòu)成的計數(shù)器最大的計數(shù)值為（C）A、5 B、10 C、32 D、25（11-15為多項選擇題）11、已知F=AB'+BD+CDE+A'D，下列結(jié)果正確的是（AC）A、F=AB'+D B、F=（A+B'）DC、F=（A+D）（B'+D） D、F=（A+D）（B+D'）12、欲使JK觸發(fā)器按Qn+1=Qn工作，可使JK觸發(fā)器的輸入端為以下哪幾種情況（ABD）A、J=K=0B、J=Q,K=Qf C、J=Qf,K=QD、J=Q,K=013、關(guān)于PROM和PAL的結(jié)構(gòu)，以下敘述正確的是（AD）A、PROM的與陣列固定，不可編程B、PROM與陣列、或陣列均不可編程C、PAL與陣列、或陣列均可編程D、PAL的與陣列可編程14、下列屬于模數(shù)轉(zhuǎn)換步驟的是（ACD）A、采樣B、濾波C、保持D、量化15、D/A轉(zhuǎn)換的主要技術(shù)指標(biāo)有（ACD）A、分辨率B、轉(zhuǎn)換精度C、轉(zhuǎn)換誤差D、轉(zhuǎn)換速度一、填空(每空1分，共15分)：TOC\o"1-5"\h\z.十進(jìn)制數(shù)-14的反碼為10001；補碼為10010 。.數(shù)字電路中，存在回差電壓的電路是施密特觸發(fā)電路 .有一編碼器其輸入端是8個，則其輸出端為二 。.一個8位數(shù)的D/A它的分辨率是1/(28-1) 。.寫出下列觸發(fā)器特性方程：SR觸發(fā)器Q*=S+R/Q,SR=0(約束條件);JK角蟲發(fā)器Q*二JQ'+K,Q。.三個JK觸發(fā)器構(gòu)成計數(shù)器，其最多有效狀態(tài)為_8 個；若要組成十進(jìn)制計數(shù)器，則需要—4 個觸發(fā)器，它的無效狀態(tài)有—6 個。二、判斷題：(每小題1分，共10分)(0)1、OC門和三態(tài)門均可實現(xiàn)“線與”功能。(1)2、余3碼=8421BCD碼+0011。(0)3、時序電路和組合電路都具有記憶性。(1)4、一個模為2n的計數(shù)器也是一個2n進(jìn)制的分頻器。(0)5、最基本的數(shù)字邏輯關(guān)系是與非和或非。(0)6、計數(shù)器和數(shù)字比較器同屬于時序邏輯電路。(1)7、移位寄存器必須是同步的時序邏輯電路。(1)8、由N個觸發(fā)器組成的寄存器只能寄存N個數(shù)碼。(0)9、TTL反相器輸入端懸空時，輸出端為高電平。(0)10、RAM是只讀存儲器的簡稱。三、單選題((每小題1分，共10分)：.可編程陣列邏輯PAL,其與邏輯陣列是(A),或邏輯陣列是(B)。

(A)可編程； (B)固定； (C)不確定。.下列所示觸發(fā)器中屬下降沿觸發(fā)的是(B)。[-Q.如右圖所示CMOS電路，其邏輯功能是(C)。[-QCMOS異或門；CMOS與非門;CMOS或非門。.十六路數(shù)據(jù)選擇器應(yīng)有( B )選擇控制端。(A)2； (B)4； (C)6；.如右圖真值表，B、C為輸入變量，則輸入與輸出變量是(A)。)功能0a)功能0a)(A)同或門；(B)異或門；(C)或非門。.在邏輯代數(shù)式F=A十B中，若B=1,則F=(C)。F=0；F=A；F=A'0.如右圖電路完成的是(C(A)計數(shù)器；(B)左移移位寄存器；(C)右移移位寄存器。.有一計數(shù)器，其狀態(tài)轉(zhuǎn)換圖如下所示，則該計數(shù)器(B)。(A)能自啟動；(B)不能疆動m利不她斷.如右圖所示電路其輸出F二(C)。TOC\o"1-5"\h\z(AB)'+(CD)' ；(A+B)(C+D)；(AB+CD)' 。C——&八D.在A/D轉(zhuǎn)換過程中，應(yīng)包含的步驟是(A)。D J(A)采樣、量化、編碼;(B)保持、編碼、譯碼;(C)采樣、保持、譯碼。一、填空(每空1分，共15分)：2.十進(jìn)制數(shù)-13反碼為10010:補碼為10011。.A/D轉(zhuǎn)換過程要經(jīng)過采樣、保持、量化和編碼四個步驟完成。.三個D觸發(fā)器構(gòu)成計數(shù)器，最多有效狀態(tài)為_8 ;若要成十進(jìn)制計數(shù)器，則需要」 個觸發(fā)器，它的無效狀態(tài)有」一個。二、判斷題：(每小題1分，共10分)(0)1.PAL邏輯器件的與陣列和或陣列均可編程。(0)2.8421BCD碼二余3碼一1100。(1)3.TTL反相器輸入端懸空時，輸入端相當(dāng)于接高電平。(1)4.一個模十的計數(shù)器也是一個十分頻器。(0)5.OD門和三態(tài)門均可實現(xiàn)“線與”功能。

(0)6.計數(shù)器和數(shù)字比較器同屬于時序邏輯電路。(1)7.數(shù)碼寄存器必須是同步的時序邏輯電路。(0)8.將N個觸發(fā)器可構(gòu)成N進(jìn)制的扭環(huán)形計數(shù)器。(0)9.N進(jìn)制編碼器的輸入與輸出端數(shù)目滿足n—2n關(guān)系。(1)10.ROM是只讀存儲器的簡稱。三、選擇題：(每小題1分，共10分).可編程邏輯陣列PLA中，PLA的與陣列是(A),或陣列是(A)。(A)可編程(B)固定(C)不確定TOC\o"1-5"\h\z.已知某二變量輸入邏輯門的輸入4、B及輸出Y的波形如下，試判斷其為何種邏輯門的功能。(C )(A)與非門； I(B)或非門； A——| I——? (c)與門； b-\ n n(D)異或門。 j j1 j.十六路數(shù)據(jù)選擇器應(yīng)有(B)選擇控制端。丫(A)2； (B)4； (C)6; (D)。 1 .如右圖真值表，B、C為輸入變量，則輸入與輸出變量是(A)。BCF000011101110(A)異或門；(B)同或門；(C)或非門。.如右圖電路所示，其邏輯功能是(C)。Q0(A)計數(shù)器；Q0(B)右移移位寄存器;(