波特率連續(xù)可調(diào)的串口通信技術(shù)

波特率連續(xù)可調(diào)的串口通信技術(shù)摘要在基于PCI接口波特率連續(xù)可調(diào)的串口通信技術(shù)中，串口通信模塊作為整個(gè)PCI接口功能的本地模塊，是實(shí)現(xiàn)PCI接口模塊與外部串口信息的溝通。文中介紹了波特率連續(xù)可調(diào)技術(shù)的實(shí)現(xiàn)原理和方法，并基于PCI接口和FPGA技術(shù)完成通信模塊的實(shí)現(xiàn)與測(cè)試驗(yàn)證。其具有設(shè)計(jì)的靈活性和應(yīng)用的廣泛性。關(guān)鍵詞PCI接口；串口通信；波特率連續(xù)可調(diào)；DDS；FPGA基于PCI總線的串口通信技術(shù)，在工業(yè)領(lǐng)域中有著重要的應(yīng)用。而目前市場(chǎng)上基于PCI總線的串口通信卡，雖然可以實(shí)現(xiàn)多串口收發(fā)且波特率可調(diào)，但可調(diào)的波特率只是幾個(gè)點(diǎn)，不能實(shí)現(xiàn)連續(xù)可調(diào)。但在一些軍事通信中，經(jīng)常會(huì)需要波特率連續(xù)可調(diào)，以滿足軍事通信中對(duì)波特率的特殊要求。文中基于這個(gè)要求，采用硬件描述語言，實(shí)現(xiàn)這一功能要求在FPGA上的研究、開發(fā)、測(cè)試與驗(yàn)證。1波特率連續(xù)可調(diào)的串口通信1.1串口通信中的波特率技術(shù)在數(shù)據(jù)通信中，波特率等于每秒鐘傳輸?shù)臄?shù)據(jù)位數(shù)。在串行通訊中，收發(fā)雙方基于同一波特率實(shí)現(xiàn)數(shù)據(jù)的發(fā)送與接收。波特率即為發(fā)送或接收信號(hào)的頻率。1.2波特率連續(xù)可調(diào)的DDS方法1.2.1設(shè)計(jì)要求例如RS232標(biāo)準(zhǔn)中串行通信波特率的一般要求范圍是300?115200bitf-1。而傳統(tǒng)的串行通信卡支持波特率可調(diào)只是在某幾點(diǎn)可調(diào)。文中研究的目標(biāo)是波特率連續(xù)可調(diào)，例如要求波特率在300?115200bitf-1之間可以實(shí)現(xiàn)步進(jìn)為1bitf-1甚至0.1bitf-1的調(diào)節(jié)。改變波特率即改變信號(hào)發(fā)送或信號(hào)接收時(shí)鐘的頻率，可以采用對(duì)基準(zhǔn)時(shí)鐘進(jìn)行數(shù)據(jù)分頻的方法，但達(dá)不到調(diào)節(jié)的連續(xù)性。文中采用改進(jìn)的DDS方法，實(shí)現(xiàn)對(duì)發(fā)送時(shí)鐘fclk步進(jìn)為1bitf-1的調(diào)節(jié)。1.2.2DDS原理介紹直接數(shù)字頻率合成DDS(DirectDigitalSynthesis)是種把一系列數(shù)字信號(hào)通過D/A轉(zhuǎn)換器轉(zhuǎn)換為模擬信號(hào)的合成技術(shù)。傳統(tǒng)DDS的核心結(jié)構(gòu)如圖1所示。相位累加器k-vl相位累加器k-vl器毀bR°M中圖I傳統(tǒng)DDS的械心鰭構(gòu)語輸出頻率可由式(1)確定。最小頻率精度可由下式確定V今 ⑵其中，fclk是時(shí)鐘頻率；FCW是頻率控制字；L為相位累加字的字長(zhǎng)。1.2.3產(chǎn)生頻率連續(xù)可調(diào)的時(shí)鐘信號(hào)在傳統(tǒng)的DDS技術(shù)中，頻率最小步進(jìn)值的尾數(shù)不是零，給后續(xù)的頻率合成造成不便，所以采用改進(jìn)的DDS技術(shù)，循環(huán)相位累加器設(shè)定一個(gè)可調(diào)的最大值作為溢出值，最大值溢出后，以余值而不是以零作為下一次累加的起始值。結(jié)構(gòu)框圖如圖2所示。整占循環(huán)相位A相位 Mi花&X—產(chǎn)果族器一^寄存器句吧戶＞子 圖2繪選之后的Di盾觸柚困改進(jìn)后的DDS輸出頻率可由式(3)確定fWF% ⑶'lMode*N —最小頻率精度可由式(4)確定其中，Mode為循環(huán)相位累加器的最大值，即模值，可以預(yù)先設(shè)定。N為一個(gè)周期所包含的采樣點(diǎn)數(shù)。Mode,N的取值要綜合考慮fclk和FCW的值，以獲得一個(gè)隨FCW線性變化的fclk即實(shí)現(xiàn)了fclk隨FCW變化而變化的連續(xù)可調(diào)。1.2.4采用的DDS技術(shù)針對(duì)RS232標(biāo)準(zhǔn)中串行通信中波特率的一般要求范圍300?115200bitf-1,采用改進(jìn)的DDS技術(shù)，基于FPGA,設(shè)計(jì)如圖3所示的DDS模塊。X，而壯］嚴(yán)苛近三嬴圖3采用改進(jìn)的UDS技術(shù)設(shè)計(jì)時(shí)鐘信號(hào)發(fā)生鈴其中的循環(huán)相位累加器模塊DDS_adder模塊，相位寄存器模塊DDS_addr_gen是基于硬件描述語言設(shè)計(jì)的模塊，ROM模塊DDS_ROM是基于FPGA的宏模塊。

在本設(shè)計(jì)中實(shí)現(xiàn)發(fā)送時(shí)鐘fclk在300?115200bits-1范圍內(nèi)步進(jìn)為0.1bits-1的調(diào)節(jié)。其中，Mode取7812500,N取4,fclk為外部晶振提供的頻率為50MHz時(shí)鐘。因此，有△F=1.6FCW。其中，F(xiàn)CW為應(yīng)用程序所傳送的實(shí)際控制頻率的10倍，根據(jù)UART協(xié)議，發(fā)送時(shí)鐘的頻率至少是串口通信波特率的16倍。所以，以上的參數(shù)設(shè)置即實(shí)現(xiàn)了步進(jìn)為0.1bits-1的連續(xù)可調(diào)的波特率設(shè)置。2.5連續(xù)可調(diào)信號(hào)的驗(yàn)證文中DDS技術(shù)是基于FPGA實(shí)現(xiàn)的。根據(jù)不同的頻率控制字fword輸入，經(jīng)過幾個(gè)過渡時(shí)鐘后，DDS模塊即可以穩(wěn)定產(chǎn)生隨頻率變化的時(shí)鐘信號(hào)fclk。FG停石. FG停石. Ufa?卡■■P*r-""""" """"" "''"'""… '…圖4葉鐘信號(hào)發(fā)生器所產(chǎn)生的陶鐘信號(hào)圖在圖4的仿真中，所仿真的頻率點(diǎn)是115200Hz,9600Hz,1200Hz,,對(duì)應(yīng)的fword為0x00119400,0x00017700,0X00002EE0。2任意波特率串口通信模塊1串口通信模塊的框架PCI接口模塊向通信模塊傳送頻率控制字，發(fā)送的數(shù)據(jù)，發(fā)送命令和接受命令。從通信模塊獲取中斷信號(hào)，接收的數(shù)據(jù)。頻率控制字fword經(jīng)過DDS模塊，產(chǎn)生COM模塊所需的發(fā)送時(shí)鐘頻率，COM模塊接收數(shù)據(jù)或發(fā)送數(shù)據(jù)受控于PCI接口模塊，實(shí)現(xiàn)與外部串口的數(shù)據(jù)溝通，總體框架如圖5所示。泰韓口螃5d外部接口泰韓口螃5d外部接口圖5整體設(shè)計(jì)樞架圖2串口通信模塊串口通信模塊COM要實(shí)現(xiàn)數(shù)據(jù)的接收和發(fā)送雙向工作，接收和發(fā)送均采用FIFO的方式，發(fā)送FIFO滿，即自動(dòng)向外部端口發(fā)送數(shù)據(jù)，接收FIFO半滿即自動(dòng)將FIFO中的數(shù)據(jù)向上傳輸。采用FIFO結(jié)構(gòu)，而不采用RAM,可以免去復(fù)雜的地址問題。COM模塊的設(shè)計(jì)框架如圖6所示。包括：rcvFIFO實(shí)現(xiàn)從串口接收數(shù)據(jù)的和用于Rcv模塊。txmitFIFO實(shí)現(xiàn)向串口發(fā)送數(shù)據(jù)的和用于Tmit模塊。

rcvFlFO申口輸人rcvFlFO申口輸人圖6匕0時(shí)模塊的俄計(jì)框策獨(dú)從PCI接口傳送過來的數(shù)據(jù)是32位的，經(jīng)過txmitFIFO,32位數(shù)據(jù)分4次傳送到Txmit模塊。2.3設(shè)計(jì)方案的驗(yàn)證2.3.1COM中各個(gè)模塊的功能驗(yàn)證要保證COM模塊可以實(shí)現(xiàn)數(shù)據(jù)的發(fā)送與接收，其中的各模塊必須實(shí)現(xiàn)各自的功能，再將各模塊連接起來。例如其中Rcv模塊實(shí)現(xiàn)串口數(shù)據(jù)的接收，接收數(shù)據(jù)的頻率由DDS接口產(chǎn)生的時(shí)鐘信號(hào)fclk控制。接收的數(shù)據(jù)發(fā)送到revFIFO中。Rcv模塊接受數(shù)據(jù)的仿真波形如圖7所示，串口接收的數(shù)據(jù)是1,0,1,0,1,0,1,0,發(fā)出的數(shù)據(jù)是10101010。2.3.2COM模塊功能的驗(yàn)證各模塊的功能驗(yàn)證通過后，再將各個(gè)模塊連接起來，完成COM模塊的設(shè)計(jì)，圖8所示為COM模塊發(fā)送端口的波形圖。頻率控制字是0x00119400,DDS模塊產(chǎn)生發(fā)送時(shí)鐘fclk,Serial_port輸出即為輸出串口。ML丁mjHML丁mjH作k1TM七罔8COM模塊發(fā)送端口仿真空