基于fpga的sdi視頻傳輸系統(tǒng)設(shè)計

基于fpga的sdi視頻傳輸系統(tǒng)設(shè)計

在紅色圖像設(shè)計中，模擬視頻輸出通常用于在監(jiān)視器上直接圖像。為了將現(xiàn)有的模擬視頻系統(tǒng)連接到數(shù)字矩陣視頻系統(tǒng)，需要將模擬視頻轉(zhuǎn)換為sdi信號。SDI接口作為當前主要的數(shù)字視頻外部接口,可以實時地傳送無壓縮的視頻數(shù)據(jù),其高質(zhì)量的視頻信號,對我國視頻監(jiān)控系統(tǒng)及廣電設(shè)備而言具有重要作用。目前,國際上如NS、GENNUM公司針對廣電行業(yè)的SDI芯片種類繁多,但價格普遍較高。一方面采用這種專用的SDI轉(zhuǎn)換芯片實現(xiàn)SDI視頻接口的方案對于安防行業(yè)來說并不太合適。安防產(chǎn)品出貨量大,對成本控制非常嚴格。同時鑒于安防領(lǐng)域?qū)Φ统杀維DI標準視頻接口的要求。另一方面在紅外成像處理設(shè)計中,基于FPGA+Nios軟核的構(gòu)架,可以利用FPGA來實現(xiàn)SDI標準的視頻輸出,減少其他視頻轉(zhuǎn)換芯片的使用而節(jié)約成本和減少硬件設(shè)計空間。本文提出了一種以FPGA作為視頻接口轉(zhuǎn)換芯片的更加靈活的低成本解決方案。該方案采用FPGA內(nèi)部邏輯資源實現(xiàn)SDI標準時序,并結(jié)合外部線纜驅(qū)動的方式實現(xiàn)SDI視頻數(shù)據(jù)的傳輸。1sdi視頻傳輸系統(tǒng)本文提出的SDI視頻傳輸系統(tǒng)以Altera公司的一款EEPP33SS系列FFPPGGAA作為核心器件,采用VVHHDDLL語言生成ITU-RBT656格式的并行測試圖像數(shù)據(jù),然后實現(xiàn)數(shù)據(jù)的并串轉(zhuǎn)換以及SDI信號編碼,最后FPGA輸出的串行數(shù)據(jù)經(jīng)過線路驅(qū)動輸出幅度為800mV的標準SDI信號。SDI接口采用75歐同軸電纜傳輸未經(jīng)壓縮的數(shù)字視頻信號,在SMPTE259M中規(guī)定了A、B、C、D4種標準,傳輸速率分別為143Mbit/s、177Mbit/s、270Mbit/s、360Mbit/s,其中最常見的是270Mbit/s本文提出的SDI視頻傳輸系統(tǒng)包括軟件設(shè)計和硬件設(shè)計兩部分。軟件設(shè)計包括采用VHDL語言生成測試圖像數(shù)據(jù),完成并行數(shù)據(jù)的并串轉(zhuǎn)換以及SDI信號編碼。硬件設(shè)計完成對FPGA輸出差分信號的線纜驅(qū)動。本設(shè)計中并串轉(zhuǎn)換模塊的讀存儲器時鐘為270MHz,而Altera公司EP3S系列FPGA內(nèi)嵌SRAM支持最高600M時鐘的讀寫操作,LVDS接口支持最高800MHz速率的數(shù)據(jù)傳輸,因此完全滿足設(shè)計要求。另外,由于FPGA引腳輸出的差分信號滿足ANSI/TIA/EIA-644LVDS標準,與SDI接口遵循的SMPTE259M標準不兼容,因而需要對其進行線纜驅(qū)動,以滿足SDI視頻采集卡的接收要求。具體設(shè)計方案見第2節(jié)。2系統(tǒng)的具體設(shè)計2.1并串轉(zhuǎn)換電路本設(shè)計首先采用VHDL語言生成ITU-RBT656格式的并行測試圖像數(shù)據(jù)流數(shù)據(jù)流數(shù)據(jù)寬度為10bit,包含4:2:2的YCbCr視頻數(shù)據(jù),并內(nèi)嵌有水平同步控制信號。一幀測試圖像數(shù)據(jù)包含625行,每行1728bit。其中23~310行是偶場視頻數(shù)據(jù),336~623行是奇場視頻數(shù)據(jù),其余為垂直控制信號圖像數(shù)據(jù)的并串轉(zhuǎn)換仍然采用VHDL語言實現(xiàn):在FPGA內(nèi)部,并串轉(zhuǎn)換模塊將滿足ITU656標準的并行數(shù)據(jù)流在字節(jié)時鐘(27MHz)的控制下并行寫入移位寄存器,然后在位時鐘(270MHz)的控制下串行讀出,完成并串轉(zhuǎn)換,產(chǎn)生270Mbps的串行圖像數(shù)據(jù)流。最后,串行數(shù)據(jù)再通過SDI信號編碼——擾碼和NRZ-NRZI編碼轉(zhuǎn)換為SDI視頻數(shù)據(jù)。擾碼操作先將信號編碼為NRZ(不歸零)擾碼信號,再把NRZ擾碼信號轉(zhuǎn)換成對電平極性不敏感、只對電平極性變換敏感的NRZI(倒相不歸零)信號。在數(shù)據(jù)傳輸時,首先需要通過生成多項式(1)的計算:形成NRZ(不歸零)信號。目的是重新排列串行數(shù)據(jù)流,減小長串的連“0”和連“1”,從而使電平跳變多、時鐘信息豐富。其次,串行數(shù)據(jù)中如果“0”電平或“1”電平持續(xù)的次數(shù)過多的話,在接收端不利于從接收數(shù)據(jù)信號中恢復(fù)時鐘信號。因此利用生成多項式(2)對NRZ信號作第2次計算:得到NRZI(倒相不歸零)信號。擾碼模塊的原理圖框圖如圖3所示2.2ccllcc00010芯片經(jīng)過擾碼形成的SDI數(shù)據(jù)流通過FPGA的LVDS引腳以差分信號形式輸出,然后進行線纜驅(qū)動。線路驅(qū)動選用國家半導(dǎo)體公司的CLC001芯片,該芯片采用33..33VV電源供電。該芯片專為SSMMPPTTEE225599MM串行數(shù)字視頻和IITTUU--TTGG..770033串行數(shù)據(jù)傳輸而設(shè)計,在7755ΩΩ同軸線纜上最高傳輸速率可達662222MMbbppss。CCLLCC000011輸出電壓幅度可以通過調(diào)節(jié)一個外部參考電阻的阻值來改變,該電阻的典型值為11..9911kkΩΩ(輸出幅值880000mmVV)或為11..55kkΩΩ(輸出幅值11000000mmVV)。線路驅(qū)動電路只需要CCLLCC000011和幾個外部電阻、電容即可,原理圖如圖44所示。3視頻圖像顯示測試本設(shè)計采用ADLINK公司的型號為PCIe-2602的SDI視頻采集卡進行圖像顯示測試。經(jīng)過測試,本系統(tǒng)能夠以25幀/s的速率發(fā)送720*576分辨率的標清SDI視頻圖像,并在PC機上正確顯示。從測試結(jié)果可以看出圖像清晰穩(wěn)定,顯示效果良好。4空間視頻輸出的設(shè)計本文設(shè)計并實現(xiàn)了一種基于FPGA的SD-SDI視頻傳輸系統(tǒng)。經(jīng)測試該系統(tǒng)具有低功耗、低成本、設(shè)計靈活、設(shè)計周期短等一系列特點,成像效果清晰、穩(wěn)定,能滿足視頻監(jiān)控